JPH04167029A - 故障検出判定装置 - Google Patents
故障検出判定装置Info
- Publication number
- JPH04167029A JPH04167029A JP2292097A JP29209790A JPH04167029A JP H04167029 A JPH04167029 A JP H04167029A JP 2292097 A JP2292097 A JP 2292097A JP 29209790 A JP29209790 A JP 29209790A JP H04167029 A JPH04167029 A JP H04167029A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal pattern
- fault
- output signal
- circuit model
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/01—Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル回路に入力信号パターンを与え、
その出力信号パターンから故障検出できる故障検出判定
装置に関する。
その出力信号パターンから故障検出できる故障検出判定
装置に関する。
従来の故障シミユレータは、コンピュータシステムで構
成されており、かつこのコンピュータシステムをプログ
ラムで動作させることにより実現されており、故障検出
判定として使用できる。
成されており、かつこのコンピュータシステムをプログ
ラムで動作させることにより実現されており、故障検出
判定として使用できる。
第３図は従来の故障シミュレータの故障検出方法を説明
するためのフローチャートチアル。
するためのフローチャートチアル。
第３図において、コンピュータシステムは、回路モデル
に順次故障を設定するため、故障番号。
に順次故障を設定するため、故障番号。
故障データ、故障検出マークが設定されているテーブル
２００から必要なデータを回路モデルに与える（ステッ
プ■）。ついで、故障検出マークをリセットする（ステ
ップ０）。その後、回路モデルに入力するための入力信
号パターンをテーブル３００から取り出す（ステップＯ
）。ついで、故障を設定した回路モデル上で伝播させ、
この回路モデルから出力信号パターンを求める（ステッ
プ■）。そして、予め求めておいた故障のない正常回路
モデルの出力信号パターンを記憶しているテーブル４０
０から順次読み出し、上記故障を設定した回路モデルか
ら得た出力信号パターンとを一つ一つ比較して故障を検
出したかを判定している（ステップ■）。前記判定で異
なる場合は、故障検出マークをテーブル２００ に設定
しくステップ■）、次のステップに移る。また、上記判
定で（ステップｏ）、入力信号パターンの残りの有無を
判定しくステップｏ）、入力信号パターンが有れば入力
信号パターンの順次採り入れ（ステップ０）に戻るが、
入力信号パターンが無ければ故障の残りの有無を判定し
くステップ０）、有れば回路モデルに故障を設定する処
理（ステップ■）に戻るが、無ければ処理を終了する。
２００から必要なデータを回路モデルに与える（ステッ
プ■）。ついで、故障検出マークをリセットする（ステ
ップ０）。その後、回路モデルに入力するための入力信
号パターンをテーブル３００から取り出す（ステップＯ
）。ついで、故障を設定した回路モデル上で伝播させ、
この回路モデルから出力信号パターンを求める（ステッ
プ■）。そして、予め求めておいた故障のない正常回路
モデルの出力信号パターンを記憶しているテーブル４０
０から順次読み出し、上記故障を設定した回路モデルか
ら得た出力信号パターンとを一つ一つ比較して故障を検
出したかを判定している（ステップ■）。前記判定で異
なる場合は、故障検出マークをテーブル２００ に設定
しくステップ■）、次のステップに移る。また、上記判
定で（ステップｏ）、入力信号パターンの残りの有無を
判定しくステップｏ）、入力信号パターンが有れば入力
信号パターンの順次採り入れ（ステップ０）に戻るが、
入力信号パターンが無ければ故障の残りの有無を判定し
くステップ０）、有れば回路モデルに故障を設定する処
理（ステップ■）に戻るが、無ければ処理を終了する。
上記従来の故障シミュレータでは、回路モデルに入力信
号パターンを伝搬させて８力信号パターンを得るのに大
部分の処理時間を費やしていることから、この部分をハ
ードウェア化して高速化（例えば１０００倍のオーダで
高速化）を図っており、かつ大規模化する回路を処理す
るため人力信号パターンのほとんどを回路モデルに内蔵
したテストプログラムで作るようになっていた。
号パターンを伝搬させて８力信号パターンを得るのに大
部分の処理時間を費やしていることから、この部分をハ
ードウェア化して高速化（例えば１０００倍のオーダで
高速化）を図っており、かつ大規模化する回路を処理す
るため人力信号パターンのほとんどを回路モデルに内蔵
したテストプログラムで作るようになっていた。
しかしながら、上記時間は短くなったものの、（１）一
つ一つ出力信号パターンを正常回路の出力信号パターン
と比較する時間が、全体の処理時間に大きく占めてきて
おり、その絶対値も大きくなってしまい、上記部分をハ
ードウェア化した利点が少なくなってしまうという欠点
があり、（２）また、故障の無い正常回路の高力信号パ
ターンを格納するためのメモリユニットのコストが著し
く大きくなるという欠点があった。
つ一つ出力信号パターンを正常回路の出力信号パターン
と比較する時間が、全体の処理時間に大きく占めてきて
おり、その絶対値も大きくなってしまい、上記部分をハ
ードウェア化した利点が少なくなってしまうという欠点
があり、（２）また、故障の無い正常回路の高力信号パ
ターンを格納するためのメモリユニットのコストが著し
く大きくなるという欠点があった。
本発明は、このようにな欠点を解消し、処理時間を短縮
化し、かつメモリ容量を小さくしてなる遠隔電源制御装
置を提供することを目的とする。
化し、かつメモリ容量を小さくしてなる遠隔電源制御装
置を提供することを目的とする。
本発明の故障検出判定装置は、入力信号パターンを回路
モデルに入力し、当該回路モデルを通して得られた出力
信号パターンの一次結合を巡回符号化して圧縮する圧縮
回路と、故障のない正常回路の巡回符号化を保存するメ
モリと、正常回路の巡回符号化を、故障回路から得られ
た巡回符号化と比較する手段とを備えてことを特徴とす
る。
モデルに入力し、当該回路モデルを通して得られた出力
信号パターンの一次結合を巡回符号化して圧縮する圧縮
回路と、故障のない正常回路の巡回符号化を保存するメ
モリと、正常回路の巡回符号化を、故障回路から得られ
た巡回符号化と比較する手段とを備えてことを特徴とす
る。
本発明は、８力信号パターンを巡回符号化して圧縮でき
る圧縮回路を設けたので、入力信号パターンを回路モデ
ル上で伝搬させて出カバターンを作る動作を高速化した
利点をそのまま活すことができる。また、本発明によれ
ば、一連の入力信号パターンを処理した後で正常回路と
故障を設定した回路の巡回符号化コードを比較する構成
としたことにより、正常回路の出力信号パターン用メモ
リユニットを不用とし、部品点数を少なくできる。
る圧縮回路を設けたので、入力信号パターンを回路モデ
ル上で伝搬させて出カバターンを作る動作を高速化した
利点をそのまま活すことができる。また、本発明によれ
ば、一連の入力信号パターンを処理した後で正常回路と
故障を設定した回路の巡回符号化コードを比較する構成
としたことにより、正常回路の出力信号パターン用メモ
リユニットを不用とし、部品点数を少なくできる。
次に本発明について図面を参照して説明する。
第１図は本発明の故障検出判定装置の実施例を示すブロ
ック図である。
ック図である。
第１図に示す故障検出判定装置１は、入力信号パターン
を故障回路モデル２に入力し、当該故障回路モデル２を
通して得られた出力信号パターンの一次結合を巡回符号
化して圧縮する圧縮回路３と、故障のない正常回路の巡
回符号化を保存するメモリ４と、メモリ４に記憶された
正常回路の巡回符号化を、圧縮回路３にある故障回路モ
デルから得られた巡回符号化と比較し故障の判定をする
比較判定手段５と、前記各手段２．’３，４．’ ５の
動作を制御する制御手段６とから構成されている。
を故障回路モデル２に入力し、当該故障回路モデル２を
通して得られた出力信号パターンの一次結合を巡回符号
化して圧縮する圧縮回路３と、故障のない正常回路の巡
回符号化を保存するメモリ４と、メモリ４に記憶された
正常回路の巡回符号化を、圧縮回路３にある故障回路モ
デルから得られた巡回符号化と比較し故障の判定をする
比較判定手段５と、前記各手段２．’３，４．’ ５の
動作を制御する制御手段６とから構成されている。
制御手段６は、コンピュータシステムで構成スればよく
、プログラムに従って動作を実行する。
、プログラムに従って動作を実行する。
このような実施例の作用を説明する。
第２図は本発明の実施例の動作を説明するためのフロー
チャー十である。なお、第２図は制御手段６で処理され
る。
チャー十である。なお、第２図は制御手段６で処理され
る。
制御手段６は、回路モデル２に順次故障を設定するため
、故障番号、故障データ、故障検出マークが設定されて
いるテーブル２０から必−要なデータを回路モデルに与
える（ステップ■）。ついで、故障検出マークをリセッ
トする（ステップ■）。
、故障番号、故障データ、故障検出マークが設定されて
いるテーブル２０から必−要なデータを回路モデルに与
える（ステップ■）。ついで、故障検出マークをリセッ
トする（ステップ■）。
その後、回路モデル２に入力するための入力信号パター
ンをテーブル３０から取り出すくステップ■）、あるい
は回路モデル２に内蔵しているテストプログラムで入力
信号パターンを作る（ステップ■）。ついで、故障を設
定した回路モデル２上で伝播させ、この回路モデル２か
ら出力信号パターンを求める（ステップ■）。そして、
圧縮回路３は、ステップ■で得た出力信号パターンの−
次結合を巡回符号化コードとして圧縮する（ステップ■
）。ついで、入力信号パターンの残りの有無を判定しく
ステップ■）、入力信号パターンが有れば人力信号パタ
ーンの順次取り入れ処理（ステップ■）に戻るが、入力
信号パターンが無ければ次のステップに移る。また、予
め求めておいた故障のない正常回路の出力信号パターン
を巡回符号化コードして記憶しているメモリ４０から順
次読み出し、上記圧縮回路３からの巡回符号化コードと
を一つ一つ比較して故障を検出したかを判定する（ステ
ップ■）。前記判定で異なる場合は、故障検出マークを
テーブル２０に設定しくステップ■）、次のステップに
移る。また、上記判定で（ステップ■）、同じ場合は、
次のステップに移る。最後に、故障の残りの有無を判定
しくステップ■）、有れば回路モデルに故障を設定する
処理（ステップ■）に戻るが、無ければ処理を終了する
。
ンをテーブル３０から取り出すくステップ■）、あるい
は回路モデル２に内蔵しているテストプログラムで入力
信号パターンを作る（ステップ■）。ついで、故障を設
定した回路モデル２上で伝播させ、この回路モデル２か
ら出力信号パターンを求める（ステップ■）。そして、
圧縮回路３は、ステップ■で得た出力信号パターンの−
次結合を巡回符号化コードとして圧縮する（ステップ■
）。ついで、入力信号パターンの残りの有無を判定しく
ステップ■）、入力信号パターンが有れば人力信号パタ
ーンの順次取り入れ処理（ステップ■）に戻るが、入力
信号パターンが無ければ次のステップに移る。また、予
め求めておいた故障のない正常回路の出力信号パターン
を巡回符号化コードして記憶しているメモリ４０から順
次読み出し、上記圧縮回路３からの巡回符号化コードと
を一つ一つ比較して故障を検出したかを判定する（ステ
ップ■）。前記判定で異なる場合は、故障検出マークを
テーブル２０に設定しくステップ■）、次のステップに
移る。また、上記判定で（ステップ■）、同じ場合は、
次のステップに移る。最後に、故障の残りの有無を判定
しくステップ■）、有れば回路モデルに故障を設定する
処理（ステップ■）に戻るが、無ければ処理を終了する
。
なお、上記巡回符号化コードを作る圧縮回路３は、例え
ばＣＣＩＴＴ規格の割算の分母を組み込んだ市販のＬＳ
Ｉを使用すればよい。また、故障検出マーク設定処理は
ソフトウェアで行うが、１つの故障についてのシミュレ
ーションが終わる毎に１回づつしか行わないので処理時
間は小さい。
ばＣＣＩＴＴ規格の割算の分母を組み込んだ市販のＬＳ
Ｉを使用すればよい。また、故障検出マーク設定処理は
ソフトウェアで行うが、１つの故障についてのシミュレ
ーションが終わる毎に１回づつしか行わないので処理時
間は小さい。
また、テーブル２０には、「回路素子の位置」、「入／
出力信号ラインのＩ’ＤＪ、「スタック“１”または“
０”の区別である。
出力信号ラインのＩ’ＤＪ、「スタック“１”または“
０”の区別である。
以上のように本実施例では、出力信号パターンを巡回符
号化して圧縮する圧縮回路を設け、入力信号パターンを
回路モデル上で伝搬させ出力バタンを作る動作を高速化
したメリットをそのまま活かした。また、本実施例では
、一連の入力信号バタ」ンを処理した後で正常回路と故
障を設定した回路モデルの巡回符号化コードを比較する
ことによって、正常回路の出力信号パターンを格納する
巨大なメモリユニットを不用とし、故障シミュレータ全
体のコストを低く抑えることが可能となる。
号化して圧縮する圧縮回路を設け、入力信号パターンを
回路モデル上で伝搬させ出力バタンを作る動作を高速化
したメリットをそのまま活かした。また、本実施例では
、一連の入力信号バタ」ンを処理した後で正常回路と故
障を設定した回路モデルの巡回符号化コードを比較する
ことによって、正常回路の出力信号パターンを格納する
巨大なメモリユニットを不用とし、故障シミュレータ全
体のコストを低く抑えることが可能となる。
以上説明したように本発明によれば、出力信号パターン
を巡回符号化して圧縮できる圧縮回路を設けたので、入
力信号パターンを回路モデル上で伝搬させて出カバター
ンを作る動作を高速化した利点をそのまま活すことがで
きるという効果がある。また、本発明によれば、一連の
人力信号パターンを処理した後で正常回路と故障を設定
した回路の巡回符号化コードを比較する構成としたこと
により、正常回路の出力信号パターン用メモリユニット
を不用とし、部品点数を少なくできるという効果がある
。
を巡回符号化して圧縮できる圧縮回路を設けたので、入
力信号パターンを回路モデル上で伝搬させて出カバター
ンを作る動作を高速化した利点をそのまま活すことがで
きるという効果がある。また、本発明によれば、一連の
人力信号パターンを処理した後で正常回路と故障を設定
した回路の巡回符号化コードを比較する構成としたこと
により、正常回路の出力信号パターン用メモリユニット
を不用とし、部品点数を少なくできるという効果がある
。
第１図は本発明の実施例を示すブロック図、第２図は本
発明の詳細な説明するためのフローチャート、第３図は
従来装置の動作を説明するためのフローチャートである
。 １・・・故障検出判定装置、２・・・故障回路モデル、
３・・・圧縮回路、４・・・メモリ、 ５・・・比較判定手段、６・・・制御手段。
発明の詳細な説明するためのフローチャート、第３図は
従来装置の動作を説明するためのフローチャートである
。 １・・・故障検出判定装置、２・・・故障回路モデル、
３・・・圧縮回路、４・・・メモリ、 ５・・・比較判定手段、６・・・制御手段。
Claims (1)
- 入力信号パターンを回路モデルに入力し、当該回路モデ
ルを通して得られた出力信号パターンの一次結合を巡回
符号化して圧縮する圧縮回路と、故障のない正常回路の
巡回符号化を保存するメモリと、正常回路の巡回符号化
を、故障回路から得られた巡回符号化と比較する手段と
を備えてことを特徴とする故障検出判定装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2292097A JPH04167029A (ja) | 1990-10-31 | 1990-10-31 | 故障検出判定装置 |
| US07/785,820 US5353289A (en) | 1990-10-31 | 1991-10-31 | Fault judging device comprising a compression circuit for compressing output pattern signals of a circuit model |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2292097A JPH04167029A (ja) | 1990-10-31 | 1990-10-31 | 故障検出判定装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04167029A true JPH04167029A (ja) | 1992-06-15 |
Family
ID=17777507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2292097A Pending JPH04167029A (ja) | 1990-10-31 | 1990-10-31 | 故障検出判定装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5353289A (ja) |
| JP (1) | JPH04167029A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3056026B2 (ja) * | 1993-07-29 | 2000-06-26 | 株式会社日立製作所 | 論理シミュレーション方法 |
| US5633813A (en) * | 1994-05-04 | 1997-05-27 | Srinivasan; Seshan R. | Apparatus and method for automatic test generation and fault simulation of electronic circuits, based on programmable logic circuits |
| DE4426740C1 (de) * | 1994-07-28 | 1996-03-21 | Sel Alcatel Ag | Testverfahren sowie Konvertereinrichtung, Testeinrichtung und Testprogramm-Modul dafür |
| US5656782A (en) * | 1994-12-06 | 1997-08-12 | The Foxboro Company | Pressure sealed housing apparatus and methods |
| JP4842876B2 (ja) * | 2007-03-30 | 2011-12-21 | 富士通セミコンダクター株式会社 | 故障診断装置及び故障診断方法 |
| CN104181408A (zh) * | 2013-05-27 | 2014-12-03 | 鸿富锦精密工业（深圳）有限公司 | 信号完整性测量系统及方法 |
| CN114594913B (zh) * | 2021-10-15 | 2024-08-02 | 芯海科技（深圳）股份有限公司 | 配置信号处理电路、芯片、可穿戴设备及处理方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731058A (en) * | 1980-08-01 | 1982-02-19 | Nec Corp | Fault diagnostic system of digital circuit |
| JPS61168050A (ja) * | 1985-01-22 | 1986-07-29 | Nec Corp | 故障診断辞書圧縮方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1985002033A1 (en) * | 1983-11-03 | 1985-05-09 | Prime Computer, Inc. | Digital system simulation method and apparatus |
| US4937770A (en) * | 1986-02-07 | 1990-06-26 | Teradyne, Inc. | Simulation system |
| US4996659A (en) * | 1986-08-20 | 1991-02-26 | Hitachi, Ltd. | Method of diagnosing integrated logic circuit |
| JPH07120359B2 (ja) * | 1986-10-21 | 1995-12-20 | 日本電気株式会社 | ハードウェアシミュレータにおけるシミュレーション方法 |
| US5058112A (en) * | 1989-07-31 | 1991-10-15 | Ag Communication Systems Corporation | Programmable fault insertion circuit |
-
1990
- 1990-10-31 JP JP2292097A patent/JPH04167029A/ja active Pending
-
1991
- 1991-10-31 US US07/785,820 patent/US5353289A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731058A (en) * | 1980-08-01 | 1982-02-19 | Nec Corp | Fault diagnostic system of digital circuit |
| JPS61168050A (ja) * | 1985-01-22 | 1986-07-29 | Nec Corp | 故障診断辞書圧縮方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5353289A (en) | 1994-10-04 |
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