JPH04167612A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
- Publication number
- JPH04167612A JPH04167612A JP2290405A JP29040590A JPH04167612A JP H04167612 A JPH04167612 A JP H04167612A JP 2290405 A JP2290405 A JP 2290405A JP 29040590 A JP29040590 A JP 29040590A JP H04167612 A JPH04167612 A JP H04167612A
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- flip
- clock
- flop circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＬＳＩのテストを容易にする為のフリップフ
ロップ回路に関する。
ロップ回路に関する。
［従来の技術］
ＩＣの高集積化が進むにつれて、回路規模が増大し機能
′が複雑化してきている。その結果、ＩＣのテストが非
常に困難な問題となってきている。
′が複雑化してきている。その結果、ＩＣのテストが非
常に困難な問題となってきている。
一般にＩＣの回路は、組み合わせ回路と順序回路とにわ
けられるが、後者である順序回路、すなわちフリップフ
ロップ回路・ラッチ回路等が、ＩＣのテストを妨げる要
因となっている。そこで、そのフリップフロップ回路・
ラッチ回路等の制御性・観測性を高めるべくして、シフ
トレジスタ方式・アクセス方式等の技法及び、それぞれ
の特徴をもつフリップフロップ回路・ラッチ回路が考え
られてきたが、それらには元回路に要求される回路制約
があった。その代表的な制約の１部を以下に示す。
けられるが、後者である順序回路、すなわちフリップフ
ロップ回路・ラッチ回路等が、ＩＣのテストを妨げる要
因となっている。そこで、そのフリップフロップ回路・
ラッチ回路等の制御性・観測性を高めるべくして、シフ
トレジスタ方式・アクセス方式等の技法及び、それぞれ
の特徴をもつフリップフロップ回路・ラッチ回路が考え
られてきたが、それらには元回路に要求される回路制約
があった。その代表的な制約の１部を以下に示す。
１）フリップフロップ回路のクロック信号は、外部クロ
ック入力端子からゲートのみを通るパスによって制御さ
れること。
ック入力端子からゲートのみを通るパスによって制御さ
れること。
２）フリップフロップ回路は、外部クロック入力端子を
オフにすれば動作しないこと。
オフにすれば動作しないこと。
３）ラッチ回路間でデータ転送する場合、双方のクロッ
ク信号は同一クロック信号にしないこと。
ク信号は同一クロック信号にしないこと。
４）クロック信号同士のアンド禁止。
５）ケートのみからなるループの禁止。
［発明が解決しようとする課題］
本発明は、ＩＣのテストが容易になる、制御性・観測性
に優れた、元回路に要求される回路制約のない、フリッ
プフロップ回路を提供するものである。
に優れた、元回路に要求される回路制約のない、フリッ
プフロップ回路を提供するものである。
［課題を解決するための手段］
入力信号とクロック信号を受ける第一のクロ・ソクドケ
ートと、この第一のクロックドゲートの出力と出力がバ
ス接続される、前記第１のクロックドゲートの出力のイ
ンバート信号と前記クロック信号のインバート信号を受
ける第２のクロックドゲートと、前記第２のクロックド
ゲートと同し入力信号を受ける第３のクロックドゲート
と、この第３のクロックドゲートの出力と出力がバス接
続される、前記第３のクロックドゲートの出力のインバ
ート信号と前記クロック信号を受ける第４のクロックド
ゲートで構成されるフリップフロップ回路において、 モード切り替え信号を導く為のモード切り替え端子と、
モード切り替え信号とクロック信号を入力とし、前記４
つのクロックドゲートが受けるクロック信号を、モード
切り替え信号により、クロック信号に依存することなく
、前記第１．第３のクロックドゲートを開放し、前記第
２．第４のクロックドゲートを閉じるように制御するク
ロック制御回路を設け、フリップフロップ回路の入力信
号をフリップフロップ回路の出力端子にデータスルーす
る機能を有することを特徴とする。
ートと、この第一のクロックドゲートの出力と出力がバ
ス接続される、前記第１のクロックドゲートの出力のイ
ンバート信号と前記クロック信号のインバート信号を受
ける第２のクロックドゲートと、前記第２のクロックド
ゲートと同し入力信号を受ける第３のクロックドゲート
と、この第３のクロックドゲートの出力と出力がバス接
続される、前記第３のクロックドゲートの出力のインバ
ート信号と前記クロック信号を受ける第４のクロックド
ゲートで構成されるフリップフロップ回路において、 モード切り替え信号を導く為のモード切り替え端子と、
モード切り替え信号とクロック信号を入力とし、前記４
つのクロックドゲートが受けるクロック信号を、モード
切り替え信号により、クロック信号に依存することなく
、前記第１．第３のクロックドゲートを開放し、前記第
２．第４のクロックドゲートを閉じるように制御するク
ロック制御回路を設け、フリップフロップ回路の入力信
号をフリップフロップ回路の出力端子にデータスルーす
る機能を有することを特徴とする。
［作用コ
上記の構成、及び機能により、フリップフロップ回路の
入力信号を容易にその出力として観測可能であり、順序
回路であるフリップフロップ回路を組み合わせ回路とし
て扱うことが可能となり、回路の活性化が容易に計られ
テスト容易となる。
入力信号を容易にその出力として観測可能であり、順序
回路であるフリップフロップ回路を組み合わせ回路とし
て扱うことが可能となり、回路の活性化が容易に計られ
テスト容易となる。
［実施例］
第１図は、本発明であるフリップフロップ回路の基本構
成図であり、第２図は、本発明であるフリップフロップ
回路の実施例である。第２図において、６２はクロック
制御回路であり、″モード切り替え信号７４で制御され
る。モード切り替え信号７４は、オア回路５７．５８の
入力端子に接続され、それぞれの出力信号は、クロック
ドゲート５１．５３の制御端子へ接続される。またモー
ド切り替え信号７４は、インバーター回路６１で位相反
転される。位相反転された信号は、アンド回路５９．６
０の入力端子に接続され、それぞれの出力信号はクロッ
クドゲート５２．５４の制御端子に接続される。本来、
クロックドゲート５１゜５３また、５２．５４の制御信
号にはそれぞれ逆位相のクロック信号が入力されるはず
であるが、モード切り替え信号がハイレベルの場合、ク
ロック信号に依存することなく、オア回路５７．５８の
出力信号はハイレベル、アンド回路５９．６０はロウレ
ベルに設定され、クロックドゲート５１．５３が開放さ
れ、５２．５４が閉じてフリップフロップ回路は、入力
信号７１を出力端子７５ヘデータスルーすることができ
る。モード切り替え信号がロウレベルの場合は、当然の
ことながら通常のフリップフロップ回路として動作する
。
成図であり、第２図は、本発明であるフリップフロップ
回路の実施例である。第２図において、６２はクロック
制御回路であり、″モード切り替え信号７４で制御され
る。モード切り替え信号７４は、オア回路５７．５８の
入力端子に接続され、それぞれの出力信号は、クロック
ドゲート５１．５３の制御端子へ接続される。またモー
ド切り替え信号７４は、インバーター回路６１で位相反
転される。位相反転された信号は、アンド回路５９．６
０の入力端子に接続され、それぞれの出力信号はクロッ
クドゲート５２．５４の制御端子に接続される。本来、
クロックドゲート５１゜５３また、５２．５４の制御信
号にはそれぞれ逆位相のクロック信号が入力されるはず
であるが、モード切り替え信号がハイレベルの場合、ク
ロック信号に依存することなく、オア回路５７．５８の
出力信号はハイレベル、アンド回路５９．６０はロウレ
ベルに設定され、クロックドゲート５１．５３が開放さ
れ、５２．５４が閉じてフリップフロップ回路は、入力
信号７１を出力端子７５ヘデータスルーすることができ
る。モード切り替え信号がロウレベルの場合は、当然の
ことながら通常のフリップフロップ回路として動作する
。
以上により本発明は、上記の構成及び機能により基回路
に要求する回路制約もなく、フリップフロップ回路を組
み合わせ回路として扱うことが可能なことから、回路の
活性化が容易にはかられ、ＩＣのテストが容易になる、
制御性・観測性に優れたフリップフロップ回路であるこ
とがわかる。
に要求する回路制約もなく、フリップフロップ回路を組
み合わせ回路として扱うことが可能なことから、回路の
活性化が容易にはかられ、ＩＣのテストが容易になる、
制御性・観測性に優れたフリップフロップ回路であるこ
とがわかる。
ここで述べた実施例は、Ｄ型のフリップフロップ回路を
基本としているが、本発明であるフリップフロップ回路
は、クロック制御回路の構成次第でフリップフロップ回
路の型にとられれず、またラッチ回路にも応用が可能で
ある。
基本としているが、本発明であるフリップフロップ回路
は、クロック制御回路の構成次第でフリップフロップ回
路の型にとられれず、またラッチ回路にも応用が可能で
ある。
［発明の効果］
ＩＣの高集積化ににより回路規模が増加し機能が複雑化
してきている中、高故障検出率のテストパターンを作成
するには、膨大な時間と労力を費やしている。本発明の
回路によれば、信頼性の高い高故障検出率のテストパタ
ーンが、容易に考えられ、工数の削減、テストパターン
長の短縮、テスターのＣＰＵ負荷の軽減にも寄与する。
してきている中、高故障検出率のテストパターンを作成
するには、膨大な時間と労力を費やしている。本発明の
回路によれば、信頼性の高い高故障検出率のテストパタ
ーンが、容易に考えられ、工数の削減、テストパターン
長の短縮、テスターのＣＰＵ負荷の軽減にも寄与する。
また、基回路に何の回路制約をもたずして実現できる。
第１図は、本発明のフリップフロップ回路の基本構成を
示す回路図、第２図は、本発明のフリップフロップ回路
の実施例を示す回路図、第３図は、一般的に通常使われ
ているフリップフロップ回路を示す回路図である。 クロックドゲート −１１，１２，１３，１４、３１，
３２，３３，３４ 、５１，５２，５３，５４ インバ一タ回路 −１５，１６，３５，３６、５５，
５６，６１ オア回路 −５７，５８ アンド回路 −５９，６０ クロック制御回路 −３７，６２ 入力信号 −２１，４１，７１クロック信号
−２２，４２，７２クロック反転信号 −２３，４
２，７３モード切り替え信号−４４，７４ 出力端子 −２５，４５，７５以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部（他１名）第１図 第２図
示す回路図、第２図は、本発明のフリップフロップ回路
の実施例を示す回路図、第３図は、一般的に通常使われ
ているフリップフロップ回路を示す回路図である。 クロックドゲート −１１，１２，１３，１４、３１，
３２，３３，３４ 、５１，５２，５３，５４ インバ一タ回路 −１５，１６，３５，３６、５５，
５６，６１ オア回路 −５７，５８ アンド回路 −５９，６０ クロック制御回路 −３７，６２ 入力信号 −２１，４１，７１クロック信号
−２２，４２，７２クロック反転信号 −２３，４
２，７３モード切り替え信号−４４，７４ 出力端子 −２５，４５，７５以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部（他１名）第１図 第２図
Claims (1)
- 【特許請求の範囲】 入力信号とクロック信号を受ける第一のクロックドゲー
トと、この第一のクロックドゲートの出力と出力がバス
接続される、前記第１のクロックドゲートの出力のイン
バート信号と前記クロック信号のインバート信号を受け
る第２のクロックドゲートと、前記第２のクロックドゲ
ートと同じ入力信号を受ける第３のクロックドゲートと
、この第３のクロックドゲートの出力と出力がバス接続
される、前記第３のクロックドゲートの出力のインバー
ト信号と前記クロック信号を受ける第４のクロックドゲ
ートで構成されるフリップフロップ回路において、 モード切り替え信号を導く為のモード切り替え端子と、
モード切り替え信号とクロック信号を入力とし、前記４
つのクロックドゲートが受けるクロック信号を、モード
切り替え信号により、クロック信号に依存することなく
、前記第１、第３のクロックドゲートを開放し、前記第
２、第４のクロックドゲートを閉じるように制御するク
ロック制御回路を設け、フリップフロップ回路の入力信
号をフリップフロップ回路の出力端子にデータスルーす
る機能を有することを特徴とするフリップフロップ回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2290405A JPH04167612A (ja) | 1990-10-26 | 1990-10-26 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2290405A JPH04167612A (ja) | 1990-10-26 | 1990-10-26 | フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04167612A true JPH04167612A (ja) | 1992-06-15 |
Family
ID=17755591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2290405A Pending JPH04167612A (ja) | 1990-10-26 | 1990-10-26 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04167612A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445235B1 (en) * | 1994-07-05 | 2002-09-03 | U.S. Philips Corporation | Iddq-testable uni-directional master-slave |
-
1990
- 1990-10-26 JP JP2290405A patent/JPH04167612A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445235B1 (en) * | 1994-07-05 | 2002-09-03 | U.S. Philips Corporation | Iddq-testable uni-directional master-slave |
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