JPH04167713A - 位相比較回路 - Google Patents
位相比較回路Info
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- JPH04167713A JPH04167713A JP2292096A JP29209690A JPH04167713A JP H04167713 A JPH04167713 A JP H04167713A JP 2292096 A JP2292096 A JP 2292096A JP 29209690 A JP29209690 A JP 29209690A JP H04167713 A JPH04167713 A JP H04167713A
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- 230000005540 biological transmission Effects 0.000 abstract description 2
- 230000007257 malfunction Effects 0.000 abstract description 2
- 239000003990 capacitor Substances 0.000 description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は位相比較回路に関わり、特に位相同期の情報を
検出するアンロックアラーム信号発生回路を備えた位相
比較回路に関する。
検出するアンロックアラーム信号発生回路を備えた位相
比較回路に関する。
第３図は、位相同期の情報を検出するアンロックアラー
ム信号発生回路を備えた従来の位相比較回路を表わした
ものである。この回路は、信号入力端子１１と基準入力
端子１２にそれぞれＳ入力（信号入力）とＲ入力（基準
入力）側を接続した位相比較器１３を備えている。位相
比較器１３のＵ出力およびＤ出力はチャージポンプ回路
１４に入力される。チャージポンプ回路１４は、その−
方の入力端子に充電用のトランジスタが、他方の入力端
子に放電用のトランジスタが接続されておリ、位相のロ
ックあるいはアンロックに応じた電圧が出力端子１５に
出力されるようになっている。
ム信号発生回路を備えた従来の位相比較回路を表わした
ものである。この回路は、信号入力端子１１と基準入力
端子１２にそれぞれＳ入力（信号入力）とＲ入力（基準
入力）側を接続した位相比較器１３を備えている。位相
比較器１３のＵ出力およびＤ出力はチャージポンプ回路
１４に入力される。チャージポンプ回路１４は、その−
方の入力端子に充電用のトランジスタが、他方の入力端
子に放電用のトランジスタが接続されておリ、位相のロ
ックあるいはアンロックに応じた電圧が出力端子１５に
出力されるようになっている。
また、Ｕ出力およびＤ出力はアンロックアラーム信号発
生回路１６にも人力されるようになっている。アンロッ
クアラーム信号発生回路１６は、Ｕ出力およびＤ出力の
ナンド（ＮＡＮＤ）をとるナンド回路１７と、このナン
ド回路１７の出力を人力するオープンドレイン型のＮチ
ャネルＭＯ３）ランジスタ１８と、これに接続された抵
抗１９およびコンデンサ２０からなる。そして、アンロ
ック時にはこの接続点に接続されたアラーム端子２１か
らＬ（ロー）レベルのアラームが出力されるようになっ
ている。
生回路１６にも人力されるようになっている。アンロッ
クアラーム信号発生回路１６は、Ｕ出力およびＤ出力の
ナンド（ＮＡＮＤ）をとるナンド回路１７と、このナン
ド回路１７の出力を人力するオープンドレイン型のＮチ
ャネルＭＯ３）ランジスタ１８と、これに接続された抵
抗１９およびコンデンサ２０からなる。そして、アンロ
ック時にはこの接続点に接続されたアラーム端子２１か
らＬ（ロー）レベルのアラームが出力されるようになっ
ている。
この位相比較回路で位相比較器１３は、位相のロック時
に第１の出力としてのＵ出力がＨ（ハイ）レベルに、ま
たダウン（ｄｏｗｎ）出力（Ｄ出力）がＨレベルを維持
するようになっている。
に第１の出力としてのＵ出力がＨ（ハイ）レベルに、ま
たダウン（ｄｏｗｎ）出力（Ｄ出力）がＨレベルを維持
するようになっている。
このような位相比較回路は、これをＬＳＩとして製品化
した場合等にはそのトランジスタの感度が高すぎたりす
ると、ロック時に常時発生している引き込み過程の状態
にまで追随してしまう。このため、アンロックアラーム
信号発生回路１６は、ロック時においてもアンロックで
あるとしてアラームを出力することになった。
した場合等にはそのトランジスタの感度が高すぎたりす
ると、ロック時に常時発生している引き込み過程の状態
にまで追随してしまう。このため、アンロックアラーム
信号発生回路１６は、ロック時においてもアンロックで
あるとしてアラームを出力することになった。
また、位相同期回路では、変調をかける場合に変調波が
来るたびにアンロック信号が送出される。
来るたびにアンロック信号が送出される。
したがって、アンロックのアラームが出力されたとき、
これが本当のアンロック状態によるものなのか、変調波
による擬似的なアンロック状態なのかを区別することが
できなかった。
これが本当のアンロック状態によるものなのか、変調波
による擬似的なアンロック状態なのかを区別することが
できなかった。
そこで本発明の目的は、ロック時におけるアンロック信
号の発生を防止し、また変調をかけた場合にもアンロッ
ク信号の出力を防止することのできる位相比較回路を提
供することにある。
号の発生を防止し、また変調をかけた場合にもアンロッ
ク信号の出力を防止することのできる位相比較回路を提
供することにある。
本発明の位相比較回路では、（ｉ）基準となる信号と比
較の対象となる信号の２種類の信号を人力して基準とな
る信号に対して比較の対象となる信号が遅れた位相関係
を有するときに第１の出力の論理を変化させ、進んだ位
相関係を有するときに第２の出力の論理を変化させる位
相比較器と、（ｉｉ）この位相比較器の前記した第１の
出力または第２の出力が所定の短時間だけ論理を変化さ
せたときこの変化を無視する無視手段と、（ｉｉｉ ）
第１の出力または第２の出力がこの無視手段によって無
視されなかったときアラームを発生するアラーム発生手
段とを位相比較回路に具備させる。
較の対象となる信号の２種類の信号を人力して基準とな
る信号に対して比較の対象となる信号が遅れた位相関係
を有するときに第１の出力の論理を変化させ、進んだ位
相関係を有するときに第２の出力の論理を変化させる位
相比較器と、（ｉｉ）この位相比較器の前記した第１の
出力または第２の出力が所定の短時間だけ論理を変化さ
せたときこの変化を無視する無視手段と、（ｉｉｉ ）
第１の出力または第２の出力がこの無視手段によって無
視されなかったときアラームを発生するアラーム発生手
段とを位相比較回路に具備させる。
ここで無視手段は、位相比較器の出力側に配置された遅
延回路と、この遅延回路の出力とこの遅延回路を経ない
で位相比較器の出力側から直接得られる信号との論理状
態が異なっているか否かを判別して異なっている間は論
理の変化を無視する無視判別手段とから構成されていて
もよい。
延回路と、この遅延回路の出力とこの遅延回路を経ない
で位相比較器の出力側から直接得られる信号との論理状
態が異なっているか否かを判別して異なっている間は論
理の変化を無視する無視判別手段とから構成されていて
もよい。
すなわち本発明では、アンロック状態とみられる状態が
短時間発生するか、これよりも長い時間にわたって発生
するかを位相比較器の出力を点検することによって判別
し、短時間発生した場合にはこれを無視することにして
、前記した目的を達成する。
短時間発生するか、これよりも長い時間にわたって発生
するかを位相比較器の出力を点検することによって判別
し、短時間発生した場合にはこれを無視することにして
、前記した目的を達成する。
以下実施例につき本発明の詳細な説明する。
第１図は、本発明の一実施例における位相比較回路を表
わしたものである。この回路は、信号入力端子１１と基
準入力端子１２にそれぞれＳ人力と２人力を接続した位
相比較器１３を備えている。
わしたものである。この回路は、信号入力端子１１と基
準入力端子１２にそれぞれＳ人力と２人力を接続した位
相比較器１３を備えている。
位相比較器１３のＵ出力およびＤ出力はチャージポンプ
回路１４に人力されるようになっている。
回路１４に人力されるようになっている。
チャージポンプ回路１４の構成は第３図で説明したもの
と同一である。
と同一である。
位相比較器１３のＵ出力およびＤ出力はそれぞれ制御回
路３１に直接人力される他、第１または第２の遅延回路
３２．３３を介して制御回路３１に人力されるようにな
っている。ここで第１の遅延回路３２は時間ｔ１ だけ
Ｕ出力を遅延させる。
路３１に直接人力される他、第１または第２の遅延回路
３２．３３を介して制御回路３１に人力されるようにな
っている。ここで第１の遅延回路３２は時間ｔ１ だけ
Ｕ出力を遅延させる。
また、第２の遅延回路３３は時間ｔ２ だけＤ出力を遅
延させる。制御回路３１の出力側には、第３図に示した
従来のナンド回路１７の後段と同様にオープンドレイン
型のＮチャネルＭＯ３）ランジスタＩ８と、これに接続
された抵抗Ｉ９およびコンデンサ２０が接続されている
。この位相比較回路でも、抵抗１９およびコンデンサ２
０の接続点に接続されたアラーム端子２１からアラーム
が出力されるようになっている。
延させる。制御回路３１の出力側には、第３図に示した
従来のナンド回路１７の後段と同様にオープンドレイン
型のＮチャネルＭＯ３）ランジスタＩ８と、これに接続
された抵抗Ｉ９およびコンデンサ２０が接続されている
。この位相比較回路でも、抵抗１９およびコンデンサ２
０の接続点に接続されたアラーム端子２１からアラーム
が出力されるようになっている。
以上のような構成の位相比較回路では、第１の遅延回路
３２が時間ｔ１ 以内のアンロック情報を無視し、第２
の遅延回路３３が時間ｔ２以内のアンロック情報を無視
する。したがって、時間ｔ１秒以上あるいは時間ｔ２以
上の位相ずれが常時発生している場合、すなわちアンロ
ック状態が現実に発生している場合には制御回路３１が
これを検出する。これにより、制御回路３１の後段に配
置されたオープンドレイン型のＮチャネルＭＯ３）ラン
ジスタ１８と、これに接続された抵抗１９およびコンデ
ンサ２０によってアラーム電圧が発生し、アラーム端子
２１からアラームが出力されることになる。
３２が時間ｔ１ 以内のアンロック情報を無視し、第２
の遅延回路３３が時間ｔ２以内のアンロック情報を無視
する。したがって、時間ｔ１秒以上あるいは時間ｔ２以
上の位相ずれが常時発生している場合、すなわちアンロ
ック状態が現実に発生している場合には制御回路３１が
これを検出する。これにより、制御回路３１の後段に配
置されたオープンドレイン型のＮチャネルＭＯ３）ラン
ジスタ１８と、これに接続された抵抗１９およびコンデ
ンサ２０によってアラーム電圧が発生し、アラーム端子
２１からアラームが出力されることになる。
第２図は、第１図におけるチャージポンプ回路以外の部
分を具体的に表わしたものである。位相比較器１３は複
数のナントゲートによって構成されており、７つの状態
をとることができるようになっている。そして、ロック
状態に状態遷移した場合にはＵ出力とＤ出力が共にＨレ
ベルを維持する。第１および第２の遅延回路３２．３３
は共にノンインバータを１段または複数段カスコード接
続したもので実現している。そして、Ｕ出力あるいはＤ
出力はインバータ４１．４２を介して対応する第１また
は第２の遅延回路３２．３３に論理を反転させた状態で
入力されるようになっている。
分を具体的に表わしたものである。位相比較器１３は複
数のナントゲートによって構成されており、７つの状態
をとることができるようになっている。そして、ロック
状態に状態遷移した場合にはＵ出力とＤ出力が共にＨレ
ベルを維持する。第１および第２の遅延回路３２．３３
は共にノンインバータを１段または複数段カスコード接
続したもので実現している。そして、Ｕ出力あるいはＤ
出力はインバータ４１．４２を介して対応する第１また
は第２の遅延回路３２．３３に論理を反転させた状態で
入力されるようになっている。
このため、ロック状態に状態遷移した場合には第１およ
び第２の遅延回路３２．３３の入力も出力も共にＬレベ
ルとなっている。
び第２の遅延回路３２．３３の入力も出力も共にＬレベ
ルとなっている。
制御回路３１は、インバータ４１の直接の出力と第１の
遅延回路３２のナンドをとる第１のナンド回路４３と、
インバータ４２の直接の出力と第２の遅延回路３３のナ
ンドをとる第２のナンド回路４４を備えている。そして
、これら第１および第２のナンド回路４３．４４の出力
が第３のナンド回路４５によって更にナンドをとられ、
その結果が制御回路３１の出力となるようになっている
。
遅延回路３２のナンドをとる第１のナンド回路４３と、
インバータ４２の直接の出力と第２の遅延回路３３のナ
ンドをとる第２のナンド回路４４を備えている。そして
、これら第１および第２のナンド回路４３．４４の出力
が第３のナンド回路４５によって更にナンドをとられ、
その結果が制御回路３１の出力となるようになっている
。
したがって、ロック状態に状態遷移した場合には制御回
路３１の出力はＬレベルとなり、アラーム端子２１から
アラームは出力されない。
路３１の出力はＬレベルとなり、アラーム端子２１から
アラームは出力されない。
次に、位相比較器１３のＲ入力に対してＳ入力が進んで
いる場合を説明する。この場合には、Ｄ出力がＬレベル
に落ちる。Ｄ出力がＬレベルに落ちた瞬間には第２の遅
延回路３３はまだこの信号変化に追随せずＬレベルの信
号を出力する。このため、第２のナンド回路４４はＨレ
ベルを保持しており、制御回路３１の出力はまだＬレベ
ルのままとなっている。
いる場合を説明する。この場合には、Ｄ出力がＬレベル
に落ちる。Ｄ出力がＬレベルに落ちた瞬間には第２の遅
延回路３３はまだこの信号変化に追随せずＬレベルの信
号を出力する。このため、第２のナンド回路４４はＨレ
ベルを保持しており、制御回路３１の出力はまだＬレベ
ルのままとなっている。
しかしながら、Ｄ出力がＬレベルに落ちた状態で時間ｔ
２ が経過すると第２の遅延回路３３の出力もＨレベル
になる。この時点から第２のナンド回路４４はＬレベル
に変化し、制御回路３１の出力がＨレベルに変化するこ
とになる。これにより、オープンドレイン型のＮチャネ
ルＭＯ３）ランジスタ１８は導通し、アラーム端子２１
からＬレベルのアラームが出力されることになる。
２ が経過すると第２の遅延回路３３の出力もＨレベル
になる。この時点から第２のナンド回路４４はＬレベル
に変化し、制御回路３１の出力がＨレベルに変化するこ
とになる。これにより、オープンドレイン型のＮチャネ
ルＭＯ３）ランジスタ１８は導通し、アラーム端子２１
からＬレベルのアラームが出力されることになる。
反対に、Ｒ入力に対してＳ入力が遅れた場合にはＵ出力
がＬレベルに落ちる。この場合にはＵ出力がＬレベルに
落ちて時間ｔ１ が経過するまでは第１の遅延回路３２
の出力がＬレベルに保持されるので、アンロック状態を
示さない。しかしながらＵ出力がＬレベルに落ちた状態
で時間ｔ１ が経過すると、第１の遅延回路３２の出力
がＨレベルに変化し、第１のナンド回路４３の出力がＬ
レベルに変化する。この結果、制御回路３１の出力がＨ
レベルに変化してアラーム端子２１からアラームが出力
されることになる。
がＬレベルに落ちる。この場合にはＵ出力がＬレベルに
落ちて時間ｔ１ が経過するまでは第１の遅延回路３２
の出力がＬレベルに保持されるので、アンロック状態を
示さない。しかしながらＵ出力がＬレベルに落ちた状態
で時間ｔ１ が経過すると、第１の遅延回路３２の出力
がＨレベルに変化し、第１のナンド回路４３の出力がＬ
レベルに変化する。この結果、制御回路３１の出力がＨ
レベルに変化してアラーム端子２１からアラームが出力
されることになる。
このように第１および第２の遅延回路３２．３３を設け
ることで、アンロック信号が発生する感度を落とすこと
ができる。
ることで、アンロック信号が発生する感度を落とすこと
ができる。
次に、周波数ｆＲの基準信号に周波数ｆイの変調をかけ
る場合を説明する。この場合には、変調時に第２の遅延
回路３３で信号変化を遅延させることでアンロック信号
の送出を防止することができる。このときの遅延時間ｔ
は、次の（１）式を満足すればよい。
る場合を説明する。この場合には、変調時に第２の遅延
回路３３で信号変化を遅延させることでアンロック信号
の送出を防止することができる。このときの遅延時間ｔ
は、次の（１）式を満足すればよい。
ｔ ≧ □ ×ｔｓ
ｆＲ
・・・・・・ （１）
ここでｔ５ は位相比較器１３のＳ入力の周期をいう。
周波数ｆ、の信号に周波数ｆ１の変調をかける場合にも
、すでに説明した場合と同様である。
、すでに説明した場合と同様である。
なお、実施例では２つの遅延回路３２．３３を用いて擬
似的なアンロック状態を無視することにしたが、他の同
様な回路でアンロック状態を無視するようしてもよいこ
とは当然である。
似的なアンロック状態を無視することにしたが、他の同
様な回路でアンロック状態を無視するようしてもよいこ
とは当然である。
このように請求項１記載の発明では、位相比較器の出力
がわずかの時間だけアンロック状態を示しても、これを
無視するようになっている。したがって、年々進歩して
いるトランジスタの速度向上に伴って感度の上がり過ぎ
が生じてアンロック状態が短時間発生しても、これらの
アンロック状態を不感にすることができ、ロック時にア
ンロツタ信号を送出するような誤動作を防止することが
できる。
がわずかの時間だけアンロック状態を示しても、これを
無視するようになっている。したがって、年々進歩して
いるトランジスタの速度向上に伴って感度の上がり過ぎ
が生じてアンロック状態が短時間発生しても、これらの
アンロック状態を不感にすることができ、ロック時にア
ンロツタ信号を送出するような誤動作を防止することが
できる。
また、請求項２記載の発明では遅延回路を用いてこの遅
延時間に相当する時間以内の遅延を無視することにした
ので、アンロツタに対してアラームを発生するようにし
た位相比較回路を簡易に製作することができるという効
果がある。 ・
延時間に相当する時間以内の遅延を無視することにした
ので、アンロツタに対してアラームを発生するようにし
た位相比較回路を簡易に製作することができるという効
果がある。 ・
第１図および第２図は本発明の一実施例を説明するため
のもので、このうち第１図は位相比較回路の回路構成の
概要を示すブロック図、第２図はこの位相比較回路の要
部を示す回路図、第３図は従来の位相比較回路の構成の
概要を示すブロック図である。 １３・・・・・・位相比較器、３１・・・・・・制御回
路、３２・・・・・・第１の遅延回路、 ３３・・・・・・第２の遅延回路。 出 願 人 日本電気株式会社 代 理 人 弁理士 山内梅雄
のもので、このうち第１図は位相比較回路の回路構成の
概要を示すブロック図、第２図はこの位相比較回路の要
部を示す回路図、第３図は従来の位相比較回路の構成の
概要を示すブロック図である。 １３・・・・・・位相比較器、３１・・・・・・制御回
路、３２・・・・・・第１の遅延回路、 ３３・・・・・・第２の遅延回路。 出 願 人 日本電気株式会社 代 理 人 弁理士 山内梅雄
Claims (1)
- 【特許請求の範囲】 １、基準となる信号と比較の対象となる信号の２種類の
信号を入力して基準となる信号に対して比較の対象とな
る信号が遅れた位相関係を有するときに第１の出力の論
理を変化させ、進んだ位相関係を有するときに第２の出
力の論理を変化させる位相比較器と、 この位相比較器の前記した第１の出力または第２の出力
が所定の短時間だけ論理を変化させたときこの変化を無
視する無視手段と、 前記第１の出力または第２の出力がこの無視手段によっ
て無視されなかったときアラームを発生するアラーム発
生手段 とを具備することを特徴とする位相比較回路。 ２、前記無視手段は、前記位相比較器の出力側に配置さ
れた遅延回路と、この遅延回路の出力とこの遅延回路を
経ないで位相比較器の出力側から直接得られる信号との
論理状態が異なっているか否かを判別して異なっている
間は前記論理の変化を無視する無視判別手段とから構成
されることを特徴とする請求項１記載の位相比較回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2292096A JP2638286B2 (ja) | 1990-10-31 | 1990-10-31 | 位相比較回路 |
| EP91309971A EP0484097A1 (en) | 1990-10-31 | 1991-10-29 | Phase comparing circuitry having an unlock alarm generating circuit |
| CA 2054572 CA2054572A1 (en) | 1990-10-31 | 1991-10-30 | Phase comparing circuitry having an unlock alarm generating circuit |
| AU86897/91A AU8689791A (en) | 1990-10-31 | 1991-10-30 | Phase comparing circuitry having an unlock alarm generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2292096A JP2638286B2 (ja) | 1990-10-31 | 1990-10-31 | 位相比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04167713A true JPH04167713A (ja) | 1992-06-15 |
| JP2638286B2 JP2638286B2 (ja) | 1997-08-06 |
Family
ID=17777493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2292096A Expired - Lifetime JP2638286B2 (ja) | 1990-10-31 | 1990-10-31 | 位相比較回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0484097A1 (ja) |
| JP (1) | JP2638286B2 (ja) |
| AU (1) | AU8689791A (ja) |
| CA (1) | CA2054572A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI97578C (fi) * | 1994-10-14 | 1997-01-10 | Nokia Telecommunications Oy | Syntesoijan lukkiutumisen hälytyskytkentä |
| JP3499766B2 (ja) | 1998-12-21 | 2004-02-23 | Ｎｅｃエレクトロニクス株式会社 | Ｐｌｌのロック判定回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60150315A (ja) * | 1984-01-18 | 1985-08-08 | Sony Corp | 位相比較回路 |
| JPS61261924A (ja) * | 1985-05-15 | 1986-11-20 | Seiko Epson Corp | 位相比較回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2618958B1 (fr) * | 1987-07-29 | 1995-04-21 | Radiotechnique Compelec | Synthetiseur de frequences presentant un dispositif indicateur d'accord |
-
1990
- 1990-10-31 JP JP2292096A patent/JP2638286B2/ja not_active Expired - Lifetime
-
1991
- 1991-10-29 EP EP91309971A patent/EP0484097A1/en not_active Withdrawn
- 1991-10-30 AU AU86897/91A patent/AU8689791A/en not_active Abandoned
- 1991-10-30 CA CA 2054572 patent/CA2054572A1/en not_active Abandoned
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60150315A (ja) * | 1984-01-18 | 1985-08-08 | Sony Corp | 位相比較回路 |
| JPS61261924A (ja) * | 1985-05-15 | 1986-11-20 | Seiko Epson Corp | 位相比較回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2638286B2 (ja) | 1997-08-06 |
| EP0484097A1 (en) | 1992-05-06 |
| AU8689791A (en) | 1992-05-07 |
| CA2054572A1 (en) | 1992-05-01 |
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