JPH04168806A - セレクタ回路 - Google Patents
セレクタ回路Info
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- JPH04168806A JPH04168806A JP2295914A JP29591490A JPH04168806A JP H04168806 A JPH04168806 A JP H04168806A JP 2295914 A JP2295914 A JP 2295914A JP 29591490 A JP29591490 A JP 29591490A JP H04168806 A JPH04168806 A JP H04168806A
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- 230000007257 malfunction Effects 0.000 abstract description 3
- 230000007423 decrease Effects 0.000 abstract description 2
- 238000007599 discharging Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路で実現されるセレクタ回路に間
する。
する。
半導体集積回路で実現された従来のセレクタ回路の一例
を第３図に示す、第３図に示す従来のセレクタ回路は、
２入力ＮＡＮＤ回路１の第１の入力を入力端子９に、第
２の入力を制御端子１１に接続し、２入力ＮＡＮＤ回路
２の第１の入力を入力端子１０に、第２の入力をインバ
ータ回路３の出力に接続し、インバータ回路３の入力を
制御端子１１に接続し、２入力ＮＡＮＤ回路１３の第１
の入力を２入力ＮＡＮＤ回路１の出力に、第２の入力を
２入力ＮＡＮＤ回路２の出力に接続し、２入力ＮＡＮＤ
回路１３の出力を出力端子１２に接続して構成され、制
御端子１１を制御することにより入力端子９及び１０の
データを選択することができるようになっていた。
を第３図に示す、第３図に示す従来のセレクタ回路は、
２入力ＮＡＮＤ回路１の第１の入力を入力端子９に、第
２の入力を制御端子１１に接続し、２入力ＮＡＮＤ回路
２の第１の入力を入力端子１０に、第２の入力をインバ
ータ回路３の出力に接続し、インバータ回路３の入力を
制御端子１１に接続し、２入力ＮＡＮＤ回路１３の第１
の入力を２入力ＮＡＮＤ回路１の出力に、第２の入力を
２入力ＮＡＮＤ回路２の出力に接続し、２入力ＮＡＮＤ
回路１３の出力を出力端子１２に接続して構成され、制
御端子１１を制御することにより入力端子９及び１０の
データを選択することができるようになっていた。
すなわち、制御端子１１が論理値“１”のとき２入力Ｎ
ＡＮＤ回路１の出力は入力端子９のデータの反転となり
、２入力ＮＡＮＤ回路２の出力の論理値は“１”となる
、従って、２入力ＮＡＮＤ回路１３の出力は２入力ＮＡ
ＮＤ回路１の出力の反転となり、出力端子１２には入力
端子９のデータが得られる。逆に制御端子１１が論理値
“０“のときは出力端子１２に入力端子１０のデータが
得られる。
ＡＮＤ回路１の出力は入力端子９のデータの反転となり
、２入力ＮＡＮＤ回路２の出力の論理値は“１”となる
、従って、２入力ＮＡＮＤ回路１３の出力は２入力ＮＡ
ＮＤ回路１の出力の反転となり、出力端子１２には入力
端子９のデータが得られる。逆に制御端子１１が論理値
“０“のときは出力端子１２に入力端子１０のデータが
得られる。
第４図は上述した第３図のセレクタ回路の動作を示す波
形図である。いま、入力端子９，１０の入力信号Ａ、Ｂ
が共に論理値“１”のとき、制御端子１１の制御信号Ｃ
が“１”から“０”に−変化したとすると、第３図の２
入力ＮＡＮＤ回路２の出力は、２入力ＮＡＮＤ回路１の
出力よりもインバータ回路３の遅延分だけ遅れて変化す
る。この遅延時間の間に２入力ＮＡＮＤ回路１３の論理
が成立し、第４図の出力信号Ｅに示すように出力端子１
２の論理値は瞬間的に“０”となる。このように二つの
入力信号が共に論理値“１”で変化していないにもかか
わらず、制御信号の変化によってセレクタ回路の出力が
変化することになる。これをグリッチノイズという。
形図である。いま、入力端子９，１０の入力信号Ａ、Ｂ
が共に論理値“１”のとき、制御端子１１の制御信号Ｃ
が“１”から“０”に−変化したとすると、第３図の２
入力ＮＡＮＤ回路２の出力は、２入力ＮＡＮＤ回路１の
出力よりもインバータ回路３の遅延分だけ遅れて変化す
る。この遅延時間の間に２入力ＮＡＮＤ回路１３の論理
が成立し、第４図の出力信号Ｅに示すように出力端子１
２の論理値は瞬間的に“０”となる。このように二つの
入力信号が共に論理値“１”で変化していないにもかか
わらず、制御信号の変化によってセレクタ回路の出力が
変化することになる。これをグリッチノイズという。
従来からグリッチノイズを防止する方法として第５図に
示す回路が知られている。グリッチノイズは入力端子９
．１０が共に“１”のときにのみ発生するので、これを
防止するには制御信号のいかんにかかわらず出力端子１
２の論理値が“１”となるようにすればよい、第５図の
回路は、このため第３図の回路に対して入力端子９．１
０と接続した２入力ＮＡＮＤ回路１４を追加し、出力側
の２入力ＮＡＮＤ回路１３を３入力ＮＡＮＤ回路１５に
変え、これに２入力ＮＡＮＤ回路１，２゜１４の出力を
入力するようにしたものである。
示す回路が知られている。グリッチノイズは入力端子９
．１０が共に“１”のときにのみ発生するので、これを
防止するには制御信号のいかんにかかわらず出力端子１
２の論理値が“１”となるようにすればよい、第５図の
回路は、このため第３図の回路に対して入力端子９．１
０と接続した２入力ＮＡＮＤ回路１４を追加し、出力側
の２入力ＮＡＮＤ回路１３を３入力ＮＡＮＤ回路１５に
変え、これに２入力ＮＡＮＤ回路１，２゜１４の出力を
入力するようにしたものである。
この回路では、入力端子９と１０が共に論理値“１”の
ときは必ず３入力ＮＡＮＤ回路１４の出力が論理値“０
”となり、グリッチノイズを防止することができる。
ときは必ず３入力ＮＡＮＤ回路１４の出力が論理値“０
”となり、グリッチノイズを防止することができる。
上述した第３図の従来のセレクタ回路は、制御信号を切
り替えたときにグリッチノイズが出て誤動作するという
欠点がある。又、このグリッチノイズを防止する第５図
の従来のセレクタ回路は、素子数が多くなる欠点がある
。
り替えたときにグリッチノイズが出て誤動作するという
欠点がある。又、このグリッチノイズを防止する第５図
の従来のセレクタ回路は、素子数が多くなる欠点がある
。
本発明の目的は、上述の欠点を除去し、極めて簡易な構
成でグリッチノイズを防止できるセレクタ回路を提供す
ることである。
成でグリッチノイズを防止できるセレクタ回路を提供す
ることである。
本発明のセレクタ回路は、第１の入力端子を第１の２入
力ＮＡＮＤ回路の第１の入力に接続し、第２の入力端子
を第２の２入力ＮＡＮＤ回路の第１の入力に接続し、制
御端子を前記第１の２入力ＮＡＮＤ回路の第２の入力と
インバータ回路の入力に接続し、前記インバータ回路の
出力を前記第２の２入力ＮＡＮＤ回路の第２の入力に接
続し、第１及び第２のＰチャネル型ＭＯＳトランジスタ
のソース電極を正電源に接続し、ドレイン電極を第１の
Ｎチャネル型ＭＯＳトランジスタのドレイン電極に接続
し、前記第１のＮチャネル型ＭＯＳタトランジスタのソ
ース電極を第２のＮチャネル型ＭＯＳトランジスタのド
レイン電極に接続し、前記第１の２入力ＮＡＮＤ回路の
出力を前記第１のＰチャネル型ＭＯＳトランジスタのゲ
ート電極および前記第１のＮチャネル型ＭＯＳトランジ
スタのゲート電極に接続し、前記第２の２入力ＮＡＮＤ
回路の出力を前記第２のＰチャネル型ＭＯＳトランジス
タのゲートＩＥ極および前記第２のＮチャネル型ＭＯＳ
トランジスタのゲート電極に接続し、出力端子を前記第
１及び第２のＰチャネル型ＭＯＳトランジスタのドレイ
ン電極と前記第１のＮチャネル型ＭＯＳトランジスタの
ドレイン電極に接続し、抵抗素子の第１の端子を前記第
２のＮチャネル型ＭＯＳトランジスタのソース電極に接
続し、前記抵抗素子の第２の端子を負電源に接続して構
成されている。
力ＮＡＮＤ回路の第１の入力に接続し、第２の入力端子
を第２の２入力ＮＡＮＤ回路の第１の入力に接続し、制
御端子を前記第１の２入力ＮＡＮＤ回路の第２の入力と
インバータ回路の入力に接続し、前記インバータ回路の
出力を前記第２の２入力ＮＡＮＤ回路の第２の入力に接
続し、第１及び第２のＰチャネル型ＭＯＳトランジスタ
のソース電極を正電源に接続し、ドレイン電極を第１の
Ｎチャネル型ＭＯＳトランジスタのドレイン電極に接続
し、前記第１のＮチャネル型ＭＯＳタトランジスタのソ
ース電極を第２のＮチャネル型ＭＯＳトランジスタのド
レイン電極に接続し、前記第１の２入力ＮＡＮＤ回路の
出力を前記第１のＰチャネル型ＭＯＳトランジスタのゲ
ート電極および前記第１のＮチャネル型ＭＯＳトランジ
スタのゲート電極に接続し、前記第２の２入力ＮＡＮＤ
回路の出力を前記第２のＰチャネル型ＭＯＳトランジス
タのゲートＩＥ極および前記第２のＮチャネル型ＭＯＳ
トランジスタのゲート電極に接続し、出力端子を前記第
１及び第２のＰチャネル型ＭＯＳトランジスタのドレイ
ン電極と前記第１のＮチャネル型ＭＯＳトランジスタの
ドレイン電極に接続し、抵抗素子の第１の端子を前記第
２のＮチャネル型ＭＯＳトランジスタのソース電極に接
続し、前記抵抗素子の第２の端子を負電源に接続して構
成されている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の回路図である。
本実施例のセレクタ回路は、入力端子９（第１の入力端
子）を２入力ＮＡＮＤ回路１（第１の２入力ＮＡＮＤ回
路）の第１の入力に接続し、入力端子１０（第２の入力
端子）を２入力ＮＡＮＤ回路２（第２の２入力ＮＡＮＤ
回路）の第１の入力に接続し、制御端子１１を２入力Ｎ
ＡＮＤ回路１の第２の入力とインバータ回路３の入力と
に接続し、インバータ回路３の出力を２入力ＮＡＮＤ回
路２の第２の入力に接続し、Ｐチャネル型ＭＯＳトラン
ジスタ４及び５（第１及び第２のＰチャネル型ＭＯＳト
ランジスタ）のソース電極を正電源ＶＤＤに、ドレイン
電極をＮチャネル型ＭＯＳトランジスタ６（第１のＮチ
ャネル型ＭＯＳトランジスタ）のドレイン電極と出力端
子１２とに接続し、Ｎチャネル型ＭＯＳトランジスタ６
のソース電極をＮチャネル型ＭＯＳトランジスタフ（第
２のＮチャネル型ＭＯＳトランジスタ）のドレイン電極
に接続し、２入力ＮＡＮＤ回路１の出力をＰチャネル型
ＭＯＳトランジスタ４のゲート電極およびＮチャネル型
ＭＯＳトランジスタロのゲート電極に接続し、２入力Ｎ
ＡＮＤ回路２の出力をＰチャネル型ＭＯＳトランジスタ
５のゲート電極およびＮチャネル型ＭＯＳトランジスタ
７のゲート電極に接続し、抵抗素子８の第１の端子をＮ
チャネル型ＭＯＳトランジスタフのソース電極に接続し
、抵抗素子８の第２の端子を負電源ｖＳＳに接続して構
成されている。
子）を２入力ＮＡＮＤ回路１（第１の２入力ＮＡＮＤ回
路）の第１の入力に接続し、入力端子１０（第２の入力
端子）を２入力ＮＡＮＤ回路２（第２の２入力ＮＡＮＤ
回路）の第１の入力に接続し、制御端子１１を２入力Ｎ
ＡＮＤ回路１の第２の入力とインバータ回路３の入力と
に接続し、インバータ回路３の出力を２入力ＮＡＮＤ回
路２の第２の入力に接続し、Ｐチャネル型ＭＯＳトラン
ジスタ４及び５（第１及び第２のＰチャネル型ＭＯＳト
ランジスタ）のソース電極を正電源ＶＤＤに、ドレイン
電極をＮチャネル型ＭＯＳトランジスタ６（第１のＮチ
ャネル型ＭＯＳトランジスタ）のドレイン電極と出力端
子１２とに接続し、Ｎチャネル型ＭＯＳトランジスタ６
のソース電極をＮチャネル型ＭＯＳトランジスタフ（第
２のＮチャネル型ＭＯＳトランジスタ）のドレイン電極
に接続し、２入力ＮＡＮＤ回路１の出力をＰチャネル型
ＭＯＳトランジスタ４のゲート電極およびＮチャネル型
ＭＯＳトランジスタロのゲート電極に接続し、２入力Ｎ
ＡＮＤ回路２の出力をＰチャネル型ＭＯＳトランジスタ
５のゲート電極およびＮチャネル型ＭＯＳトランジスタ
７のゲート電極に接続し、抵抗素子８の第１の端子をＮ
チャネル型ＭＯＳトランジスタフのソース電極に接続し
、抵抗素子８の第２の端子を負電源ｖＳＳに接続して構
成されている。
ここで、正電源ＶＤＤの電位を論理値“１”とし、負電
源ＶＳＳの電位を論理値“０”とする。
源ＶＳＳの電位を論理値“０”とする。
制御端子１１の論理値が“１”のときに出力端子１２に
は入力端子９の論理値が出力され、制御端子１１の論理
値が“０”のときは出力端子１２に入力端子１０の論理
値が出力される。
は入力端子９の論理値が出力され、制御端子１１の論理
値が“０”のときは出力端子１２に入力端子１０の論理
値が出力される。
第２図は第１図に示すセレクタ回路の波形図である。い
ま、第２図に示すように入力端子９及び１０の入力信号
Ａ及びＢが共に“１”で、制御端子１１の制御信号Ｃが
“１”から“０”に変化したとすると、２入力ＮＡＮＤ
回路１の出力の論理値は“０”から“１”に変わり、こ
れより遅れて２入力ＮＡＮＤ回路２の出力の論理値が“
１”から“０”に変化する。これに伴い２入力ＮＡＮＤ
回路１の出力の論理値が“０”から“１”になった時か
ら２入力ＮＡＮＤ回路２の出力の論理値が“１”から“
０”になるまでの間、Ｐチャネル型ＭＯＳトランジスタ
４，５は共にオフ状態に、Ｎチャネル型ＭＯＳトランジ
スタロ、７は共にオン状態となり、論理値“１”状態の
出力端子１２の電荷は抵抗素子８を介して負電源ｖＳＳ
へ放電される。この放電は抵抗素子８を介して行われる
ため、電荷が完全に放電され電位が負電源ＶＳＳになる
までの放電時間は長くなる。従って、Ｎチャネル型ＭＯ
Ｓトランジスタ６．７が共にオン状態にある時間が上記
の放電時間に比し短い場合は、出力端子１２の出力信号
りは第２図のようにほとんど低下しない、出力信号りが
後続のゲート回路のしきい値電圧まで低下しなければ誤
動作は起こらず、グリッチノイズは発生しないと言える
。
ま、第２図に示すように入力端子９及び１０の入力信号
Ａ及びＢが共に“１”で、制御端子１１の制御信号Ｃが
“１”から“０”に変化したとすると、２入力ＮＡＮＤ
回路１の出力の論理値は“０”から“１”に変わり、こ
れより遅れて２入力ＮＡＮＤ回路２の出力の論理値が“
１”から“０”に変化する。これに伴い２入力ＮＡＮＤ
回路１の出力の論理値が“０”から“１”になった時か
ら２入力ＮＡＮＤ回路２の出力の論理値が“１”から“
０”になるまでの間、Ｐチャネル型ＭＯＳトランジスタ
４，５は共にオフ状態に、Ｎチャネル型ＭＯＳトランジ
スタロ、７は共にオン状態となり、論理値“１”状態の
出力端子１２の電荷は抵抗素子８を介して負電源ｖＳＳ
へ放電される。この放電は抵抗素子８を介して行われる
ため、電荷が完全に放電され電位が負電源ＶＳＳになる
までの放電時間は長くなる。従って、Ｎチャネル型ＭＯ
Ｓトランジスタ６．７が共にオン状態にある時間が上記
の放電時間に比し短い場合は、出力端子１２の出力信号
りは第２図のようにほとんど低下しない、出力信号りが
後続のゲート回路のしきい値電圧まで低下しなければ誤
動作は起こらず、グリッチノイズは発生しないと言える
。
ここで、Ｐチャネル型ＭＯＳトランジスタ４゜５及びＮ
チャネル型ＭＯＳトランジスタ６．７から成る回路は、
抵抗素子８を除けば通常の２入力ＮＡＮＤ回路の構成と
同一である。すなわち、上述した実施例の回路構成は、
第３図に示した従来のセレクタ回路の２入力ＮＡＮＤ回
路１３の構成をわずかに変更したもので、第５図の回路
に比較して非常に簡単な構成でグリッチノイズの発生を
防止することができる。
チャネル型ＭＯＳトランジスタ６．７から成る回路は、
抵抗素子８を除けば通常の２入力ＮＡＮＤ回路の構成と
同一である。すなわち、上述した実施例の回路構成は、
第３図に示した従来のセレクタ回路の２入力ＮＡＮＤ回
路１３の構成をわずかに変更したもので、第５図の回路
に比較して非常に簡単な構成でグリッチノイズの発生を
防止することができる。
以上詳細に説明したように、本発明は、従来のセレクタ
回路を構成する出力側２入力ＮＡＮＤ回路のＮチャネル
型ＭＯＳトランジスタのソース電極と負電源との間に抵
抗素子を挿入するという極めて簡単な手段で、二つの入
力信号が共に論理値“１”のときに発生ずるグリッチノ
イズを防止できる効果がある。
回路を構成する出力側２入力ＮＡＮＤ回路のＮチャネル
型ＭＯＳトランジスタのソース電極と負電源との間に抵
抗素子を挿入するという極めて簡単な手段で、二つの入
力信号が共に論理値“１”のときに発生ずるグリッチノ
イズを防止できる効果がある。
第１図は本発明の一実施例の回路図、第２図は第１図の
回路の波形図、第３図は従来のセレクタ回路の一例の回
路図、第４図は第３図の回路の波形図、第５図はグリッ
チノイズを防止した従来のセレクタ回路の一例の回路図
である。 １．２，１３．１４・・・・・・２入力ＮＡＮＤ回路、
３・−・・・・インバータ回路、４．５−・・・・・Ｐ
チャネル型ＭＯＳトランジスタ、６，７・・・・・・Ｎ
チャネル型ＭＯＳトランジスタ、８・・・−・・抵抗素
子、９，１０・−・・・・入力端子、１１・・・・・・
制御端子、１２・・・−・出力端子、１，５・・・・・
・３入力ＮＡＮＤ回路。
回路の波形図、第３図は従来のセレクタ回路の一例の回
路図、第４図は第３図の回路の波形図、第５図はグリッ
チノイズを防止した従来のセレクタ回路の一例の回路図
である。 １．２，１３．１４・・・・・・２入力ＮＡＮＤ回路、
３・−・・・・インバータ回路、４．５−・・・・・Ｐ
チャネル型ＭＯＳトランジスタ、６，７・・・・・・Ｎ
チャネル型ＭＯＳトランジスタ、８・・・−・・抵抗素
子、９，１０・−・・・・入力端子、１１・・・・・・
制御端子、１２・・・−・出力端子、１，５・・・・・
・３入力ＮＡＮＤ回路。
Claims (1)
- 第１の入力端子を第１の２入力ＮＡＮＤ回路の第１の入
力に接続し、第２の入力端子を第２の２入力ＮＡＮＤ回
路の第１の入力に接続し、制御端子を前記第１の２入力
ＮＡＮＤ回路の第２の入力とインバータ回路の入力に接
続し、前記インバータ回路の出力を前記第２の２入力Ｎ
ＡＮＤ回路の第２の入力に接続し、第１及び第２のＰチ
ャネル型ＭＯＳトランジスタのソース電極を正電源に接
続し、ドレイン電極を第１のＮチャネル型ＭＯＳトラン
ジスタのドレイン電極に接続し、前記第１のＮチャネル
型ＭＯＳタトランジスタのソース電極を第２のＮチャネ
ル型ＭＯＳトランジスタのドレイン電極に接続し、前記
第１の２入力ＮＡＮＤ回路の出力を前記第１のＰチャネ
ル型ＭＯＳトランジスタのゲート電極および前記第１の
Ｎチャネル型ＭＯＳトランジスタのゲート電極に接続し
、前記第２の２入力ＮＡＮＤ回路の出力を前記第２のＰ
チャネル型ＭＯＳトランジスタのゲート電極および前記
第２のＮチャネル型ＭＯＳトランジスタのゲート電極に
接続し、出力端子を前記第１及び第２のＰチャネル型Ｍ
ＯＳトランジスタのドレイン電極と前記第１のＮチャネ
ル型ＭＯＳトランジスタのドレイン電極に接続し、抵抗
素子の第１の端子を前記第２のＮチャネル型ＭＯＳトラ
ンジスタのソース電極に接続し、前記抵抗素子の第２の
端子を負電源に接続して構成されたことを特徴とするセ
レクタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2295914A JPH04168806A (ja) | 1990-11-01 | 1990-11-01 | セレクタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2295914A JPH04168806A (ja) | 1990-11-01 | 1990-11-01 | セレクタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04168806A true JPH04168806A (ja) | 1992-06-17 |
Family
ID=17826776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2295914A Pending JPH04168806A (ja) | 1990-11-01 | 1990-11-01 | セレクタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04168806A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476394B1 (ko) * | 1997-12-23 | 2005-07-04 | 주식회사 하이닉스반도체 | 글리치를제거한낸드게이트 |
-
1990
- 1990-11-01 JP JP2295914A patent/JPH04168806A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476394B1 (ko) * | 1997-12-23 | 2005-07-04 | 주식회사 하이닉스반도체 | 글리치를제거한낸드게이트 |
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