JPH0416945B2 - - Google Patents
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- JPH0416945B2 JPH0416945B2 JP57075438A JP7543882A JPH0416945B2 JP H0416945 B2 JPH0416945 B2 JP H0416945B2 JP 57075438 A JP57075438 A JP 57075438A JP 7543882 A JP7543882 A JP 7543882A JP H0416945 B2 JPH0416945 B2 JP H0416945B2
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- circuits
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路装置に係り、特に入力
レベルのマージンが減少しない様に電源線が接続
される半導体集積回路装置に関する。
レベルのマージンが減少しない様に電源線が接続
される半導体集積回路装置に関する。
従来40ピン程度のパツケージを使用する半導体
集積回路では、VCC電源ピンとGND（接地）ピン
とは１個ずつで、その半導体基板上の電源線布線
は例えば第１図に示す様になる。
集積回路では、VCC電源ピンとGND（接地）ピン
とは１個ずつで、その半導体基板上の電源線布線
は例えば第１図に示す様になる。
第１図ａに於いて、１は外部から後述する内部
回路５、入力回路６、出力回路７を駆動するVCC
電源電圧を入力するためのVCC電源パツド、２は
GND（接地）電源パツド、３はVCC電源パツド１
と内部回路５、入力回路６、出力回路７とを接続
するVCC電源線、４はGND電源パツド２と内部回
路５、入力回路６、出力回路７とを接続する
GND（接地）電源線、５は所望の回路素子より構
成され、回路動作を行なう内部回路、６は外部か
らの入力信号を入力し、内部回路５へ出力するイ
ンターフエイスとなる入力回路、７は内部回路５
の出力信号を入力し、外部へ出力するインターフ
エイスとなる出力回路である。
回路５、入力回路６、出力回路７を駆動するVCC
電源電圧を入力するためのVCC電源パツド、２は
GND（接地）電源パツド、３はVCC電源パツド１
と内部回路５、入力回路６、出力回路７とを接続
するVCC電源線、４はGND電源パツド２と内部回
路５、入力回路６、出力回路７とを接続する
GND（接地）電源線、５は所望の回路素子より構
成され、回路動作を行なう内部回路、６は外部か
らの入力信号を入力し、内部回路５へ出力するイ
ンターフエイスとなる入力回路、７は内部回路５
の出力信号を入力し、外部へ出力するインターフ
エイスとなる出力回路である。
第１図ｂは入力回路６、内部回路５、出力回路
７との接続を説明する図である。即ち、外部から
の入力信号２５が入力回路６に入り、入力回路６
は内部回路５の例えばインバータ５１に信号２６
を出力する。内部回路５のインバータ５１や２入
力NAND５２等で論理を実現し、内部回路５の
例えば２入力NAND５２から出力回路７に信号
２７を入力し、出力回路７は外部へ信号２８を出
力する。
７との接続を説明する図である。即ち、外部から
の入力信号２５が入力回路６に入り、入力回路６
は内部回路５の例えばインバータ５１に信号２６
を出力する。内部回路５のインバータ５１や２入
力NAND５２等で論理を実現し、内部回路５の
例えば２入力NAND５２から出力回路７に信号
２７を入力し、出力回路７は外部へ信号２８を出
力する。
最近、半導体集積回路が大規模化するにつれて
ピン数も増大し、72ピン程度のパツケージが使用
されるようになつたが、その場合の半導体基板上
の電源線布線を第２図に示す。第２図に於いて第
１図と同一符号は同一物及び相当物を示す。２個
のVCCパツド１１，１２とそれらに繋ながるVCC
電源線３、及び２個のGND（接地）パツド２１，
２２とそれらに繋ながるGND（接地）電源線４か
ら構成される。
ピン数も増大し、72ピン程度のパツケージが使用
されるようになつたが、その場合の半導体基板上
の電源線布線を第２図に示す。第２図に於いて第
１図と同一符号は同一物及び相当物を示す。２個
のVCCパツド１１，１２とそれらに繋ながるVCC
電源線３、及び２個のGND（接地）パツド２１，
２２とそれらに繋ながるGND（接地）電源線４か
ら構成される。
そしてその半導体基板がパツケージに実装され
る様子を第３図に示す。
る様子を第３図に示す。
半導体基板３１はパツケージ３０に収められ、
GNDパツド２１，２２からボンデイングワイヤ
３２を介して２本のGNDピン３３に電気的に接
続される。
GNDパツド２１，２２からボンデイングワイヤ
３２を介して２本のGNDピン３３に電気的に接
続される。
従来のこのような電源線布線法及びパツケージ
への実装法では、半導体集積回路装置に含まれる
内部回路５、入力回路６及び出力回路７のGND
電源線４が共通になつており、出力回路７が多数
個“１”から“０”へスイツチングした時、
GNDレベルの変動の影響を入力回路６が直接に
受けて入力ハイレベルのマージンが減少するとい
う欠点があつた。
への実装法では、半導体集積回路装置に含まれる
内部回路５、入力回路６及び出力回路７のGND
電源線４が共通になつており、出力回路７が多数
個“１”から“０”へスイツチングした時、
GNDレベルの変動の影響を入力回路６が直接に
受けて入力ハイレベルのマージンが減少するとい
う欠点があつた。
このことを第４図を用いて説明する。
半導体集積回路内部には多数個の入力回路６、
多数個の内部回路、例えばインバータ５１や２入
力NAND５２、及び多数個の出力回路７が設け
られており、それらは共通のGND（接地）電源線
４を接続されている。そしてGND電源線４はパ
ツケージやソケツト等に含まれる配線抵抗４５と
配線インダクタンス４６を経てシステムGND４
７に接続される。この状態で多数個の出力回路７
が同時に“１”から“０”にスイツチングすると
負荷容量４８に蓄えられていた電荷がON状態に
なつたNMOSトランジスタ４９、配線抵抗４５、
配線インダクタンス４６を介してシステムGND
４７に放電される。このためGND電源線４のＡ
点の電位VFは(1)式のようになる。但しＲは配線 VF＝Ri＋Ｌdi／dt ……(1) 抵抗４５、Ｌは配線インダクタンス４６、ｉはシ
ステムGND４７に流れ込む電流である。例えば、
VFの値は、Ｌ＝50nHとし300ｍＡの電流変化が
25nsecで生じるとＬdi／dtの分だけで0.6Vにも達す る。この影響を直接受けるのは入力回路６の入力
ハイレベルVIHである。すなわち入力回路６の論
理スレツシヨルド電圧VLTは(2)式のように表わさ
れる。
多数個の内部回路、例えばインバータ５１や２入
力NAND５２、及び多数個の出力回路７が設け
られており、それらは共通のGND（接地）電源線
４を接続されている。そしてGND電源線４はパ
ツケージやソケツト等に含まれる配線抵抗４５と
配線インダクタンス４６を経てシステムGND４
７に接続される。この状態で多数個の出力回路７
が同時に“１”から“０”にスイツチングすると
負荷容量４８に蓄えられていた電荷がON状態に
なつたNMOSトランジスタ４９、配線抵抗４５、
配線インダクタンス４６を介してシステムGND
４７に放電される。このためGND電源線４のＡ
点の電位VFは(1)式のようになる。但しＲは配線 VF＝Ri＋Ｌdi／dt ……(1) 抵抗４５、Ｌは配線インダクタンス４６、ｉはシ
ステムGND４７に流れ込む電流である。例えば、
VFの値は、Ｌ＝50nHとし300ｍＡの電流変化が
25nsecで生じるとＬdi／dtの分だけで0.6Vにも達す る。この影響を直接受けるのは入力回路６の入力
ハイレベルVIHである。すなわち入力回路６の論
理スレツシヨルド電圧VLTは(2)式のように表わさ
れる。
但しVCCは電源電圧で入力回路、内部回路、出
力回路は全て共通で5Vとする、VTNはNMOSト
ランジスタのスレツシヨルド電圧、VTPはPMOS
トランジスタのスレツシヨルド電圧、√は電子
やホールの移動度、トランジスタのチヤネル幅や
チヤネル長で定まる定数でPMOSトランジスタ
のチヤネル幅WPとNMOSトランジスタのチヤネ
ル幅WNとの比の平方根√P Nに比例し、0.3
程度の値である。したがつてVFが0.6Vになると
VLTの変化分ΔVLTは0.46Vとなる。
力回路は全て共通で5Vとする、VTNはNMOSト
ランジスタのスレツシヨルド電圧、VTPはPMOS
トランジスタのスレツシヨルド電圧、√は電子
やホールの移動度、トランジスタのチヤネル幅や
チヤネル長で定まる定数でPMOSトランジスタ
のチヤネル幅WPとNMOSトランジスタのチヤネ
ル幅WNとの比の平方根√P Nに比例し、0.3
程度の値である。したがつてVFが0.6Vになると
VLTの変化分ΔVLTは0.46Vとなる。
ここで、通常TTLコンパチブルの入力回路６
の入力ローレベルの最大値、VILnaxは0.8Vで、入
力ハイレベルの最小値、VIHnioは2.0Vであるので
入力回路のVLTはそれらの真中の1.4Vに設計され
ているが、出力回路７のスイツチング時に入力回
路６のVLTは先の計算で1.86Vになつている。し
たがつて電源電圧VCCやスレツシヨルド電圧VTN、
VTPが変動すると入力ハイレベルの最小値VIHnio
のマージンがほとんどなくなる。
の入力ローレベルの最大値、VILnaxは0.8Vで、入
力ハイレベルの最小値、VIHnioは2.0Vであるので
入力回路のVLTはそれらの真中の1.4Vに設計され
ているが、出力回路７のスイツチング時に入力回
路６のVLTは先の計算で1.86Vになつている。し
たがつて電源電圧VCCやスレツシヨルド電圧VTN、
VTPが変動すると入力ハイレベルの最小値VIHnio
のマージンがほとんどなくなる。
次に、入力回路の電源電圧が3Vで内部回路、
出力回路の電源電圧5Vより低い場合について説
明する。この場合の入力回路の論理スレツシヨル
ド電圧VLTは(2)式のように表わされる。但し、
VCC＝3Vであり、VLTをTTLレベルの真中の1.4V
に設定する関係で√が約0.8と大きくなる。こ
こでVFノイズが先程と同様に0.6V発生するとVLT
は1.73Vになり、入力回路の電源電圧が内部回
路、出力回路の電源電圧と等しい5Vの場合より
VIHnioマージンがある。しかし、電源電圧を落と
すと入力回路の速度が落ちる、CMOSインター
フエイスにできない、後述するVCC側ノイズに逆
に弱くなる等の理由で入力回路の電源電圧は他の
回路同様5Vにするのが一般的である。
出力回路の電源電圧5Vより低い場合について説
明する。この場合の入力回路の論理スレツシヨル
ド電圧VLTは(2)式のように表わされる。但し、
VCC＝3Vであり、VLTをTTLレベルの真中の1.4V
に設定する関係で√が約0.8と大きくなる。こ
こでVFノイズが先程と同様に0.6V発生するとVLT
は1.73Vになり、入力回路の電源電圧が内部回
路、出力回路の電源電圧と等しい5Vの場合より
VIHnioマージンがある。しかし、電源電圧を落と
すと入力回路の速度が落ちる、CMOSインター
フエイスにできない、後述するVCC側ノイズに逆
に弱くなる等の理由で入力回路の電源電圧は他の
回路同様5Vにするのが一般的である。
したがつて、入力回路の電源電圧が一般的な
5Vの場合には、入力回路のVIHnioのマージンが非
常に厳しくなることがわかる。
5Vの場合には、入力回路のVIHnioのマージンが非
常に厳しくなることがわかる。
今までの説明では、多数個の出力回路が“１”
から“０”にスイツチングする場合について述べ
てきたが、多数個の出力が“０”から“１”にス
イツチングする場合にも、同様な問題が生じる。
即ち、システムVCC電源（図示せず）から配線抵
抗、配線インダクタンスを介して半導体集積回路
のVCC部へ電気的に接続される。
から“０”にスイツチングする場合について述べ
てきたが、多数個の出力が“０”から“１”にス
イツチングする場合にも、同様な問題が生じる。
即ち、システムVCC電源（図示せず）から配線抵
抗、配線インダクタンスを介して半導体集積回路
のVCC部へ電気的に接続される。
このため半導体集積回路のVCC部へは出力が
“０”から“１”へのスイツチング時には(3)式で
示される電圧が加わる。
“０”から“１”へのスイツチング時には(3)式で
示される電圧が加わる。
VCC−（Ri＋Ｌdi／dt） ……(3)
但しＲは配線抵抗、Ｌは配線インダクタンス、
ｉはシステムVCC電源から流れ出す電流がある。
この時の入力回路６の論理スレツシヨルド電圧
VLTは(4)式のように表わされる。
ｉはシステムVCC電源から流れ出す電流がある。
この時の入力回路６の論理スレツシヨルド電圧
VLTは(4)式のように表わされる。
但し記号は(2)式と同じである。したがつてこの
場合には入力ローレベルの最大値VILnaxマージン
が少なくなる。
場合には入力ローレベルの最大値VILnaxマージン
が少なくなる。
ただし、式(1)、(3)を比べると、わかるように、
“１”から“０”にスイツチングする場合の方が
よりレベルの変動が大きい。
“１”から“０”にスイツチングする場合の方が
よりレベルの変動が大きい。
本発明の目的は、上記欠点を除去し、入力回
路、内部回路、及び出力回路の電源電圧が等しい
ものに於いて出力回路が同時にスイツチングして
も、GNDレベル及びVCCレベルの変動がなく、入
力レベルマージンが減少しない半導体集積回路を
提供することにある。
路、内部回路、及び出力回路の電源電圧が等しい
ものに於いて出力回路が同時にスイツチングして
も、GNDレベル及びVCCレベルの変動がなく、入
力レベルマージンが減少しない半導体集積回路を
提供することにある。
上記目的を達成する本発明半導体集積回路装置
の特徴とするところは、入力回路、内部回路、及
び出力回路の電源電圧が等しいもの於いて入力回
路の電源線と出力回路の電源線とは電気的に絶縁
することにある。
の特徴とするところは、入力回路、内部回路、及
び出力回路の電源電圧が等しいもの於いて入力回
路の電源線と出力回路の電源線とは電気的に絶縁
することにある。
本発明の好ましい実施例を述べると、入力回路
のGND（接地）電源線は第１のGND（接地）電源
パツドに接続され、出力回路のGND（接地）電源
線は第２のGND（接地）電源パツドに接続され
る。
のGND（接地）電源線は第１のGND（接地）電源
パツドに接続され、出力回路のGND（接地）電源
線は第２のGND（接地）電源パツドに接続され
る。
さらに、本発明の好ましい実施例では、内部回
路のGND（接地）電源線は、入力回路のGND（接
地）電源線に接続される。
路のGND（接地）電源線は、入力回路のGND（接
地）電源線に接続される。
以下、本発明を実施例に基づき具体的に説明す
るが、本発明はこの実施例に限定されることにな
く本発明の思想の範囲内で種々の変形が可能であ
る。
るが、本発明はこの実施例に限定されることにな
く本発明の思想の範囲内で種々の変形が可能であ
る。
第５図に於いて、第４図と同一記号は同一物及
び相当物を示す。
び相当物を示す。
半導体集積回路内の多数個の入力回路６の
GND部と多数個の内部回路、例えばインバータ
５１や２入力NAND回路５２のGND部が共通の
第１のGND（接地）電源線４１に接続され、配線
抵抗４５１、配線インダクタンス４６１を介して
システムGND４７に接地される。
GND部と多数個の内部回路、例えばインバータ
５１や２入力NAND回路５２のGND部が共通の
第１のGND（接地）電源線４１に接続され、配線
抵抗４５１、配線インダクタンス４６１を介して
システムGND４７に接地される。
一方出力回路７のGND部は出力回路用の第２
のGND（接地）電源線４２に接続され、配線抵抗
４５２、配線インダクタンス４６２を介してシス
テムGND４７に接地される。
のGND（接地）電源線４２に接続され、配線抵抗
４５２、配線インダクタンス４６２を介してシス
テムGND４７に接地される。
本実施例によれば第１のGND電源線４１と第
２のGND電源線４２とが電圧的に絶縁されてい
るので、多数個の出力回路７が“１”から“０”
レベルにスイツチングして第２のGND電源線４
２の電位が浮上しても第１のGND電源線４１の
電位は浮上しない。したがつて、入力回路６の
VLTは前記(2)式のVFを零とおいたものとなり、出
力回路７が多数個同時にスイツチングしても約
1.4Vとなり、十分に入力ハイレベルの最小値
VIHnioのマージン（約0.6V）をとることができ
る。
２のGND電源線４２とが電圧的に絶縁されてい
るので、多数個の出力回路７が“１”から“０”
レベルにスイツチングして第２のGND電源線４
２の電位が浮上しても第１のGND電源線４１の
電位は浮上しない。したがつて、入力回路６の
VLTは前記(2)式のVFを零とおいたものとなり、出
力回路７が多数個同時にスイツチングしても約
1.4Vとなり、十分に入力ハイレベルの最小値
VIHnioのマージン（約0.6V）をとることができ
る。
第６図は第５図を達成するための半導体基板上
における全体の電源線布線を示し、第１図、第２
図、第３図と同一記号は同一物及び相当物を示
す。
における全体の電源線布線を示し、第１図、第２
図、第３図と同一記号は同一物及び相当物を示
す。
第６図に於いて、５は所望の回路素子より構成
され、回路動作を行なう内部回路、６は外部から
の入力信号を入力し、内部回路５へ出力するイン
ターフエイスとなる入力回路、７は内部回路５の
出力信号を入力し、外部へ出力するインターフエ
イスとなる出力回路、１１及び１２は外部から内
部回路５、入力回路６、出力回路７を駆動する
VCC電源電圧を入力するたの全回路共通のVCC電
源パツド、２０１は第１のGND電源線４１を外
部のシステムGNDに接続するための第１のGND
（接地）電源パツド、２０２は第２のGND電源線
４２を外部のシステムGNDに接続するための第
２のGND（接地）電源パツドである。
され、回路動作を行なう内部回路、６は外部から
の入力信号を入力し、内部回路５へ出力するイン
ターフエイスとなる入力回路、７は内部回路５の
出力信号を入力し、外部へ出力するインターフエ
イスとなる出力回路、１１及び１２は外部から内
部回路５、入力回路６、出力回路７を駆動する
VCC電源電圧を入力するたの全回路共通のVCC電
源パツド、２０１は第１のGND電源線４１を外
部のシステムGNDに接続するための第１のGND
（接地）電源パツド、２０２は第２のGND電源線
４２を外部のシステムGNDに接続するための第
２のGND（接地）電源パツドである。
第６図に示される様に、入力回路６及び内部回
路５用の第１のGND電源パツド２０１と、出力
回路７用の第２のGND電源パツド２０２とを設
けけることにより、入力回路６及び内部回路５用
のGND電源線４１と、出力回路７用のGND電源
４２とが電気的に絶縁される。
路５用の第１のGND電源パツド２０１と、出力
回路７用の第２のGND電源パツド２０２とを設
けけることにより、入力回路６及び内部回路５用
のGND電源線４１と、出力回路７用のGND電源
４２とが電気的に絶縁される。
第７図は第６図のような電源線布線をした半導
体基板のパツケージへの実装法を示す。
体基板のパツケージへの実装法を示す。
半導体基板３１０がパツケージ７０に収めら
れ、入力回路６及び内部回路５用の第１のGND
電源パツド２０１はボンデイングワイア７３を介
して入力回路６及び内部回路５用GNDピン７１
と電気的に接続され、出力回路７用GND電源パ
ツド２０２はボンデイングワイア７４を介して出
力回路７用GNDピン７２と電気的に接続される。
れ、入力回路６及び内部回路５用の第１のGND
電源パツド２０１はボンデイングワイア７３を介
して入力回路６及び内部回路５用GNDピン７１
と電気的に接続され、出力回路７用GND電源パ
ツド２０２はボンデイングワイア７４を介して出
力回路７用GNDピン７２と電気的に接続される。
第６図に示す電源線布線及び第７図に示す半導
体基板のパツケージへの実装法によつて第５図に
示す等価回路を実現できる。
体基板のパツケージへの実装法によつて第５図に
示す等価回路を実現できる。
本実施例によれば、入力ハイレベルマージンが
あるので、多数個のデータバスの同時スイツチン
グにも耐えられる半導体集積回路装置を得ること
ができる。
あるので、多数個のデータバスの同時スイツチン
グにも耐えられる半導体集積回路装置を得ること
ができる。
尚、本実施例ではCMOS回路について説明し
たがバイポーラ、NMOS、PMOS等の他のプロ
セスを用いた半導体集積回路装置でも有効である
ことは言うまでもない。
たがバイポーラ、NMOS、PMOS等の他のプロ
セスを用いた半導体集積回路装置でも有効である
ことは言うまでもない。
また、本実施例では内部回路５のGND部と入
力回路６のGND部を共通の第１のGND電源線４
１に接続したが、内部回路５のGND部を出力回
路７用のGND電源線４２に接続しても同様の効
果が得られ、本発明はこの様な場合にも適用でき
る。
力回路６のGND部を共通の第１のGND電源線４
１に接続したが、内部回路５のGND部を出力回
路７用のGND電源線４２に接続しても同様の効
果が得られ、本発明はこの様な場合にも適用でき
る。
さらに、本実施例に於いては、GND電源線を
例にとつて説明したが、VCC電源線に於いても発
明は適用できうる。
例にとつて説明したが、VCC電源線に於いても発
明は適用できうる。
本発明によれば、出力回路の同時スイツチング
の影響が入力回路に及ぼさないので、GNDレベ
ル及びVCCレベルが変動せず入力レベルマージン
が減少しない半導体集積回路装置を得ることがで
きる。
の影響が入力回路に及ぼさないので、GNDレベ
ル及びVCCレベルが変動せず入力レベルマージン
が減少しない半導体集積回路装置を得ることがで
きる。
第１図は一つの従来例である半導体集積回路装
置の電源線布線を示す図、第２図は他の従来例で
ある半導体集積回路装置の電源線布線を示す図、
第３図は第２図に示される半導体基板のパツケー
ジへの実装図、第４図は従来例である半導体集積
回路装置の電源線布線の等価回路図、第５図は本
発明の一実施例である半導体集積回路装置の電源
線布線の等価回路図、第６図は本発明の一実施例
である半導体集積回路装置の電源線布線を示す
図、第７図は本発明の一実施例の半導体基板のパ
ツケージへの実装図である。 ５，５１，５２……内部回路、６……入力回
路、７……出力回路、４１……第１のGND電源
線、４２……第２のGND電源線、２０１……第
１のGND電源パツド、２０２……第２のGND電
源パツド。
置の電源線布線を示す図、第２図は他の従来例で
ある半導体集積回路装置の電源線布線を示す図、
第３図は第２図に示される半導体基板のパツケー
ジへの実装図、第４図は従来例である半導体集積
回路装置の電源線布線の等価回路図、第５図は本
発明の一実施例である半導体集積回路装置の電源
線布線の等価回路図、第６図は本発明の一実施例
である半導体集積回路装置の電源線布線を示す
図、第７図は本発明の一実施例の半導体基板のパ
ツケージへの実装図である。 ５，５１，５２……内部回路、６……入力回
路、７……出力回路、４１……第１のGND電源
線、４２……第２のGND電源線、２０１……第
１のGND電源パツド、２０２……第２のGND電
源パツド。
Claims (1)
- 【特許請求の範囲】 １ 同一半導体基板上に、論理動作を行う多数個
の回路を少なくとも有する内部回路を配置し、外
部からの入力信号を入力し前記内部回路の信号レ
ベルに変換し前記内部回路へ出力するインターフ
エイスとなる多数個の入力回路と、前記内部回路
の出力信号を入力し外部の信号レベルに変換し外
部へ出力するインターフエイスとなる多数個の出
力回路とを、夫々前記内部回路の周辺に配置し、
且つ前記入力回路と前記出力回路と前記内部回路
とを同一の電源電圧VCCにより駆動する半導体集
積回路装置に於いて、前記多数個の入力回路が共
通に接続される第１の接地電源線と、前記第１の
接地電源線とは電気的に絶縁され、前記多数個の
出力回路が共通に接続される第２の接地電源線と
を備えたことを特徴とする半導体集積回路装置。 ２ 特許請求の範囲第１項に於いて、絶縁される
入力回路の電源線は第１の電源パツドに接続さ
れ、絶縁される出力回路の電源線は第２の電源パ
ツドに接続されることを特徴とする半導体集積回
路装置。 ３ 特許請求の範囲第１項または第２項に於い
て、上記多数個の入力回路の電源線と上記多数個
の出力回路の電源線とは、パツケージ内、及び電
源ピンにおいても絶縁することを特徴とする半導
体集積回路装置。 ４ 特許請求の範囲第１項または第２項に於い
て、上記多数個の内部回路の電源線は、上記複数
個の入力回路の電源線に接続されることを特徴と
する半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57075438A JPS58194363A (ja) | 1982-05-07 | 1982-05-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57075438A JPS58194363A (ja) | 1982-05-07 | 1982-05-07 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58194363A JPS58194363A (ja) | 1983-11-12 |
| JPH0416945B2 true JPH0416945B2 (ja) | 1992-03-25 |
Family
ID=13576233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57075438A Granted JPS58194363A (ja) | 1982-05-07 | 1982-05-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58194363A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62169464A (ja) * | 1986-01-22 | 1987-07-25 | Hitachi Ltd | 半導体集積回路装置 |
| JP3132635B2 (ja) * | 1995-02-22 | 2001-02-05 | 日本電気株式会社 | 半導体集積回路の試験方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS525228B2 (ja) * | 1972-09-18 | 1977-02-10 | ||
| JPS52119802A (en) * | 1976-04-01 | 1977-10-07 | Matsushita Electronics Corp | Semiconductor ic device |
| JPS5420680A (en) * | 1977-07-18 | 1979-02-16 | Hitachi Ltd | Large scale integrated circuit |
-
1982
- 1982-05-07 JP JP57075438A patent/JPS58194363A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58194363A (ja) | 1983-11-12 |
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