JPH0416965B2 - - Google Patents

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、任意のデユーテイのパルスが発生で
きるパルス発生装置に関するものである。

［背景技術］ 一般に、任意のデユーテイのパルスが発生でき
るこの種のパルス発生装置は、誘導電動機の制御
などに用いられる制御パルス（PWM回路の制御
パルス）や、任意の波形の信号を発生するシンセ
サイザの制御パルスなどを発生するものであり、
従来、このようなパルス発生装置は、OPアンプ
を用いて周期信号に同期した三角波を発生させる
三角発生回路と、この三角波と設定電圧とをレベ
ル比較し、任意のデユーテイを有するパルスを発
生するアナログコンパレータよりなる比較回路と
で構成されていた。しかしながら、このような従
来例にあつては、三角波がOPアンプの特性によ
るオーバシユートなどでずれることが多く、特
に、周期信号の周波数の高くなると、応答性が悪
くなるためにパルス発生タイミングのずれやパル
ス幅の不揃いが発生し易いという問題があつた。
一方、このような問題が起きないようにするには
高価なOPアンプを必要とし、コストが大幅に高
くなつてしまうという不都合があつた。

［発明の目的］ 本発明は上記の点に鑑みて為されたものであ
り、その目的とするところは、パルスの発生タイ
ミングのずれやパルス幅の不揃いが発生せず、し
かもコストが安いパルス発生装置を提供すること
にある。

［発明の開示］ （実施例 １） 第１図乃至第４図は本発明一実施例を示すもの
であり、クロツクパルスPcを発生する発振回路
１と、周期信号Vpにてリセツトされ上記クロツ
クパルPcを計数する第１のカウンタ回路２と、
第１のカウンタ回路２のリセツトの度に第１のカ
ウンタ回路２の直前の計数値の略1/2がプリセツ
トされ上記クロツクパルスPcをダウンカウント
するアツプダウンカウンタよりなる第２のカウン
タ回路３と、第２のカウンタ回路３出力（カウン
トデータ）が０になつたことを検出して第２のカ
ウンタ回路３をアツプカウントに切り換える動作
モード切り換え回路４と、第２のカウンタ回路３
出力を設定データと比較して大小を判定するデジ
タルコンパレータよりなる複数の比較回路５₁〜
５ｎと、周期信号Vpに同期して比較回路５₁〜５
ｎ出力V₅₁〜V₅nを順次選択して出力する選択出
力回路６とで構成されている。ここに、動作モー
ド切り換え回路４は第２図に示すように、第２の
カウンタ回路３出力が総て“Ｌ”になつたことを
検出するノア回路NORと、第２のカウンタ回路
３のアツプ／ダウン制御信号を発生する２個のＤ
フリツプフロツプF₁，F₂とで形成されている。
また、反転クロツクパルスPcおよび周基信号Vp
に基いて第１のカウンタ回路２のリセツト信号
Vrおよび第２のカウンタ回路３のプリセツト信
号Vprを発生するワンシヨツト回路M₁，M₂は、
第３図に示すように、ＤフリツプフロツプF₃，
F₄およびアンド回路AND₁と、Ｄフリツプフロツ
プR₅およびアンド回路AND₂とで形成されてい
る。また、比較回路５₁〜５ｎ出力V₅₁〜V₅nを周
期信号Vpに基いて選択出力する選択出力回路６
は、第４図に示すように、周期信号Vpをカウン
トするカウンタ回路COと、カウンタ回路CO出力
により比較回路５₁〜５ｎ出力を選択するデータ
セレクタDSとで形成されている。図中、インバ
ータ回路INは、発振回路１出力を反転して反転
クロツクパルスPc′を形成するものである。

以下、実施例の動作について説明する。第５図
は第１図実施例の動作を示すタイムチヤートであ
り、いま、第５図ａに示すような所定周期Ｔの周
期信号Vpが入力されると、この周期信号Vpの立
ち上がりを受けてワンシヨツト回路M₁が第５図
ｃに示す反転クロツクパルスPc′の立ち上がりに
同期してトリガされ、ワンシヨツト回路M₁から
第５図ｄに示すような第２のカウンタ回路３のプ
リセツト信号Vprが出力され、続いて次の反転ク
ロツクパルスP′c（第５図ｃに示す）の立ち上がり
に同期してワンシヨツト回路M₂がトリガされ、
ワンシヨツト回路M₂から第５図ｅに示すような
第１のカウンタ回路２のリセツト信号Vrが出力
される。ここに、第２のカウンタ回路３には上記
プリセツト信号Vprによつて第１のカウンタ回路
２のカウント数の1/2がプリセツトされるように
なつている。この場合、第１のカウンタ回路２か
ら出力されるカウントデータを１桁づつ落として
第２のカウンタ回路３のプリセツトデータとして
あり、第１のカウンタ回路２の直前の計数値の略
１／２が第２のカウンタ回路３にプリセツトされる
ようになつている。同時に、アツプ／ダウン制御
信号を発生する動作モード切り換え回路４のＤフ
リツプフロツプF₁，F₂がワンシヨツト回路M₁出
力（プリセツト信号Vpr）にてリセツトされ、Ｄ
フリツプフロツプF₂出力Vf₂が第５図ｊに示すよ
うに“Ｌ”になつて、第２のカウンタ回路３がダ
ウンカウントモードにセツトされるので、クロツ
クパルスPcをカウントする第２のカウンタ回路
３はダウンカウントを開始する。一方、ワンシヨ
ツト回路M₂から出力されるリセツト信号Vrによ
つてリセツトされた第１のカウンタ回路２は、単
なるカウンタであつて、リセツトが解除された時
点からクロツクパルスPcのカウント（常にアツ
プカウント）を開始する。次に、第２のカウンタ
回路３がクロツクパルスPcをダウンカウントと
してカウンタ回路３出力が総て“Ｌ”になつて計
数値が０になつたとき、第５図ｈに示すように動
作モード切り換え回路４のノア回路NOR出力が
“Ｈ”になつて０検出信号V₀が出力され、この０
検出信号V₀をクロツクとしてＤフリツプフロツ
プF₁出力Vf₁が第５図ｉに示すように“Ｈ”にな
り、これを受けてＤフリツプフロツプF₂出力Vf₂
が第５図ｊに示すように反転クロツクパルス
Pc′の立ち上がりで“Ｈ”にセツトされ、第２の
カウンタ回路３のカウント動作がアツプカウント
モードに切り換えられ、第２のカウンタ回路３は
アツプカウントを開始する。以上の動作は周期信
号Vpが入力される毎に繰り返されることになり、
第１のカウンタ回路２および第２のカウンタ回路
３のカウント数（計数値）はそれぞれ第５図ｆ，
ｇのように変化するようになつている。つまり、
第１のカウンタ回路２は周期信号Vpにて設定さ
れる１周期の間をクロツクパルスPcをアツプカ
ウントし、第２のカウンタ回路３は直前の第１の
カウンタ回路２出力を受けてその計数値の略1/2
を往復カウント（ダウンカウント→アツプカウン
ト）するようになつている。

次に、各比較回路５₁〜５ｎは、第２のカウン
タ回路３から出力されるカウントデータと、デー
タ設定部５a₁〜５anに設定されている設定デー
タとを比較して、カウントデータが設定データ以
下になつたときに比較回路５₁〜５ｎ出力V₅₁〜
V₅nが“Ｈ”レベルになるようになつている。こ
の場合、各比較回路５₁〜５ｎ出力V₅₁〜V₅nの各
パルスのセンターは常に０検出信号V₀の立ち上
がり時点に一致している。この比較回路５₁〜５
ｎ出力V₅₁〜V₅nは選択出力回路６に入力され、
周期信号Vpが入力される毎に１個づつ順次デー
タデレクタDSにて選択されて出力される。ここ
に、設定データに規則性をもたせておくことによ
り、その規則性に従つたパルス幅を有するパルス
列信号V₆が選択出力回路６から出力されること
になる。第６図ａはデータ設定部５a₁〜５anの
設定データをそれぞれ“３”、“５”、“７”、“９”
………に設定した場合における比較回路５₁〜５
ｎ出力V₅₁〜V₅nを示しており、同図ｂは比較回
路５₄の出力V₅₄を選択した場合の選択出力回路６
の出力信号V₆を示している。

第７図および第８図は周期信号Vpの周期Ｔを
変化（1/2）させた場合のタイムチヤートを示す
ものであり、この場合、第１、第２のカウンタ回
路２，３の計数値は変化するが、データ設定部５
a₁〜５anに設定されている設定データは変化し
ないので、各比較回路５₁〜５ｎ出力V₅₁〜V₅nは
パルス幅が第６図ａの場合と同一で周基だけが周
期信号Vpに応じて変化する。この関係は、比較
回路５₁〜５ｎ出力V₅₁〜V₅nのパルス幅（“Ｈ”
レベル期間）をThとすれば、 Th／Ｔ＝×Th＝Ｄ 但し、＝１／Ｔ、Ｄ：デユーテイ比 となる。ここに、Thは一定であるので、各比較
回路５₁〜５ｎ出力のデユーテイ比Ｄは周期信号
Vpの周波数に比例して変化するようになつて
いる。

第９図は設定データの規則性を正弦波を発生さ
せるように設定した場合において、選択出力回路
６から出力されるパルス列信号V₆を示すもので
あり、左部は周波数が高い場合、左部は周波数が
低い場合を示している。なお、各パルスのセンタ
ー間の間隔Tpはパルス幅Thが変化しても一定に
なるようになつている。

（実施例 ２） 第１０図は他の実施例を示すもので、クロツク
パルスPcを発生する発振回路１を制御電圧Vcに
て発振周波数が制御されるＶ／Ｆコンバータ１ａ
にて形成したものであり、制御電圧Vcを変化さ
せてクロツクパルスPcの周波数を変化させるこ
とによつて、比較回路５₁〜５ｎから出力される
パルス信号のパルス幅Thを変化させるようにし
たものであり、この関係は、 Th＝ｋ×Tc＝ｋ／c 但し、cはクロツクパルスPcの周波数 Tc＝１／c ｋは設定データにて決まる定数 となる。第１１図および第１２図は動作を示すタ
イムチヤートであり、周期信号Vpの周期Ｔおよ
びデータ設定部５a₁〜５anに設定されている設
定データを実施例１の第５図および第６図と同一
に設定し、制御電圧Vcを調整してクロツクパル
スPcの周波数cを略1/2に設定した場合の動作を
示している。この場合、各比較回路５₁〜５ｎか
ら出力されるパルス信号のパルス幅Thは１／c
に比例した値（略1/2）になつている。

［発明の効果］ 本発明は上述のように、クロツクパルスを発生
する発振回路と、周期信号にてリセツトされ上記
クロツクパルスを計数する第１のカウンタ回路
と、第１のカウンタ回路のリセツトの度に第１の
カウンタ回路の直前の計数値の略1/2がプリセツ
トされ上記クロツクパルスをダウンカウントする
アツプダウンカウンタよりなる第２のカウンタ回
路と、第２のカウンタ回路出力が０になつたこと
を検出して第２のカウンタ回路をアツプカウント
に切り換える動作モード切り換え回路と、第２の
カウンタ回路出力を設定データと比較して大小を
判定するデジタルコンパレータよりなる複数の比
較回路と、周期信号に同期して比較回路出力を順
次選択して出力する選択出力回路とで構成されて
おり、三角波を第１、第２のカウンタ回路および
動作モード切り換え回路を用いてデジタル的に形
成しているので、周期信号の周波数が高くなつた
場合にあつてもパルスの発生タイミングのずれや
パルス幅の不揃いが発生しないという効果があ
り、しかも、総てデジタル処理回路にて形成でき
るので、IC化が容易にでき、コストを安くする
ことができるという効果がある。

【図面の簡単な説明】

第１図は本発明一実施例のブロツク回路図、第
２図乃至第４図は同上の要部具体回路図、第５図
乃至第９図は同上の動作説明図、第１０図は他の
実施例のブロツク回路図、第１１図および第１２
図は同上の動作説明図である。 １は発振回路、１ａはＶ／Ｆコンバータ、２は
第１のカウンタ回路、３は第２のカウンタ回路、
４は動作モード切り換え回路、５₁〜５ｎは比較
回路、６は選択出力回路である。

Claims (1)

1. 【特許請求の範囲】 １ クロツクパルスを発生する発振回路と、周期
   信号にてリセツトされ上記クロツクパルスを計数
   する第１のカウンタ回路と、第１のカウンタ回路
   のリセツトの度に第１のカウンタ回路の直前の計
   数値の略1/2がプリセツトされ上記クロツクパル
   スをダウンカウントするアツプダウンカウンタよ
   りなる第２のカウンタ回路と、第２のカウンタ回
   路出力が０になつたことを検出して第２のカウン
   タ回路をアツプカウントに切り換える動作モード
   切り換え回路と、第２のカウンタ回路出力を設定
   データと比較して大小を判定するデジタルコンパ
   レータよりなる複数の比較回路と、周期信号に同
   期して比較回路出力を順次選択して出力する選択
   出力回路とよりなるパルス発生装置。 ２ 前記発振回路を制御電圧にて発振周波数が制
   御されるＶ／Ｆコンバータにて形成したことを特
   徴とする特許請求の範囲第１項記載のパルス発生
   装置。