JPH04169990A - メモリモジュールのデータ秘匿装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、電磁誘導結合されるリーダ・ライターからの
アクセスに応じて内蔵した不揮発性メモリに対するデー
タの書込み又は読出しを行うメモリモジュールのデータ
秘匿装置に関する。

［従来の技術］ 従来、この種のメモリモジュールとしては、例えば特開
平１−１８４７８１号のメモリパッケージシテムが知ら
れている。

このメモリパッケージシステムにあっては、第６図に示
すように、リーダ・ライター１２のコイル１４に対しメ
モリモジュール１０に設けたコイル１６を近接させるこ
とで、電磁誘導結合により周波数変調されたアクセス情
報をメモリモジュール１０の制御回路１８に送り、同時
にコイル１６の信号を整流回路２２で整流して電源電圧
Ｖｃｃを作り出し、Ｅ２ＲＯＭ等の不揮発性メモリ２０
のリードアクセス又はライトアクセスを行う。

例えばリードアクセス時には、制御回路１８は不揮発性
メモリ２０に対しチップセレクト信号Ｃ８を送って作動
状態とし、続いてシフトクロック信号ＳＫに同期してリ
ードコマンド及びリードアドレスで成る読出制御データ
ＤＩを送り、不揮発性メモリ２０の指定アドレスから読
出された読出データＤｏを１ビツトずつ受けて周波数変
調した後にリーダ・ライター１２側に送信する。

この点は、ライトアクセスについても同様であり、制御
回路１８からライトコマンド及びアドレスに加えてライ
トデータを書込制御データＤＩとして不揮発性メモリ２
０に送出する。

［課題を解決するための手段］ しかしながら、このような従来のメモリモジュールにあ
っては、リーダ・ライター１２からのアクセスに対し不
揮発性メモリ２０のリード又はライトに関しては特別な
秘匿は行われておらず、リ−ｙ・ライター２０のパワー
オン・スタートで直接、メモリモジュール１０の読出し
又は書込みが自由にできる。

しかし、この種のメモリモジュールは、例えばキャシュ
レスシステムで支払金額の口座自動引落しを行うデータ
キャリア或いはＩＣカードとじての使用が予定されてお
り、不正利用を防止するためにメモリアクセスに対し何
らかの秘匿対策を講じなければならないという問題があ
った。

本発明は、このような従来の問題点に鑑みてなされたも
ので、リーダ・ライターのパワーオン・スタート時の最
初のアクセス情報を利用した秘匿解除制御によりメモリ
モジュールを不正使用から保護できるようにしたメモリ
モジュールのデータ秘匿装置を提供することを目的とす
る。

［課題を解決するための手段］ この目的を達成するため本発明によるメモリモジュール
のデータ秘匿装置にあっては次のように構成する。尚、
実施例図面中の符号を併せて示す。

まず本発明は、リーダ・ライター１２に電磁誘導結合さ
れ、リーダ・ライター１２からのアクセスに応じて内蔵
した不揮発性メモリ２ｏに対する書込み又は読出しを行
うメモリモジュール１ｏのデータ秘匿装置を対象とする
。

このようなデータ秘匿装置として本発明にあっては、リ
ーダ・ライター１２の電源投入後に最初に送出されたリ
ードコマンド（０１１０）、アドレス（Ａｏ　＝Ａ、）
及び予め定めた第１の秘匿解除データＤ６３〜Ｄ、（例
えばオール０）でなる所定ビット長の秘匿解除要求情報
を格納する第１のシフトレジスタ２４と、秘匿解除要求
情報のリードコマンド及びアドレスを固定的に格納する
と共に、秘匿解除要求情報のリードコマンド及びアドレ
スに基づいて不揮発性メモリ２０から読出された第２の
秘匿解除データを格納し、固定情報と読出情報でなる秘
匿解除要求情報を生成する第２のシフトレジスタ２６と
、第１のシフトレジスタ２４の秘匿解除要求情報と第２
のシフトレジスタ２６の秘匿解除要求情報との一致、不
一致を判別する比較回路２８と、秘匿解除要求情報のビ
ット数を計数するカウンタ３０と、カウンタ３０で秘匿
解除情報のビット長に一致する計数出力が得られ、且つ
比較回路２８から一致出力が得られた時に不揮発性メモ
リ２０の読出データの送出禁止を電源がオフされるまで
解除し、比較回路２８の一致出力が得られなかった時に
は読出データ送出禁止を維持する秘匿解除手段（３２，
３４）　とを設けたことを特徴とする。

また秘匿解除手段としては、カウンタ３０で秘匿解除情
報のビット長に一致する計数出力が得られた時に、比較
回路２８から一致出力が得られれば不揮発メモリ２０に
対する書込データの送出を電源がオフされるまで許容し
、不一致出力が得られた時には書込データの送出を禁止
するようにしてもよい。

［作用］ このような構成を備えた本発明のメモリモジュールのデ
ータ秘匿装置によれば、正当な使用であれば、リーダ・
ライターのパワーオン・スタートで、予め決められたリ
ードコマンド、アドレス、及び第１の秘匿解除データで
成る秘匿解除要求情報がメモリモジュールに最初に転送
され、この要求情報を受けて不揮発性メモリの指定アド
レスから第２の秘匿解除データが読出される。そして秘
匿解除要求情報と読出データを含む秘匿解除要求情報と
を比較し、正当な使用であれば両者は一致するので、秘
匿解除要求情報の転送ビット数の計数値、例えば７５ビ
ツトが計数されたことを条件にゲートを開いて読出デー
タの送出禁止状態を電源がオフされるまで解除する。こ
のため不正使用にあっては、秘匿解除要求情報と得解除
要求情報との一致が得られないため、メモリモジュール
側で読出データの送出を禁止し、それ以降のメモリアク
セスができないようにする。

［実施例コ 第１図はメモリモジュールに設けられるデータ秘匿装置
の一実施例を示した実施例構成図である。

第１図において、まずメモリモジュールには第６図の従
来例と同様、リーダライタ側と電磁誘導結合されるコイ
ル１６、制御回路１８、電源電圧Ｖｃｃを作り出す整流
回路２２及びＥ２ＲＯＭ等を用いた不揮発性メモリ２０
が設けられる。制御回路１８から不揮発性メモリ２０に
対してはチップセレクト信号Ｃ８１シフトクロツク信号
ＳＫ及び読出制御データ（リードコマンド・リードアド
レス）あるいは書込制御信号（ライトコマンド・ライト
アドレス及びライトデータ）を送るＤＩ信号が与えられ
る。また、不揮発性メモリ２０から制御回路１８に対し
ては読出データＤｏが送出される。

このような構成で成るメモリモジュール１０には秘匿回
路１００が新たに設けられる。秘匿回路１００には第１
のシフトレジスタ２４、第２のシフトレジスタ２６、比
較回路２８、カウンタ３０及び順序回路３２が設けられ
る。

本発明にあっては、図示のリーダ・ライター１２のパワ
ーオン・スタートで、リーダライタから秘匿解除情報が
電磁結合によりメモリモジュール１０の制御回路１８に
送られ、制御回路１８でこれを復調して、第２図に示す
シフトクロック信号、チップセレクト信号、およびシフ
トクロック信号に同期したＤＩ信号が不揮発メモリ２０
に対して送られる。

この実施例において、第２図のＤＩ信号で示す秘匿解除
要求情報は７５ビツトのビット長で構成される。７５ビ
ツトのうち先頭の４ビツトがリードコマンドｒｏ］、１
０Ｊであり、次の６ビツトがアドレスＡ、〜Ａ。であり
、更に１つの０ビツトをおいて残り６４ビツトに第１の
秘匿解除データＤ６３〜Ｄｏを格納している。

このような第２図に示すリーダライタ側からの秘匿解除
要求情報に対応して、第２図のアドレスＡ５〜Ａ、で指
定される不揮発性メモリ２０のアドレスには、第１の秘
匿解除データＤ６３〜Ｄｏと同じ第２の秘匿解除データ
が予め格納されている。

秘匿回路１００に設けられた第１のシフトレジスタ２４
は制御回路１８よりパワーオン・スタート直後に最初に
出力される第２図に示すＤＩ信号、即ち７５ビツト長の
秘匿解除要求情報を格納する。

また、第２のシフトレジスタ２６は制御回路１８からの
秘匿解除要求情報に含まれるリードコマンドｒｏ　１１
０Ｊ及びアドレスＡ、〜Ａｏを受けて不揮発性メモリ２
０から読み出される読出データＤＯを格納する。シフト
レジスタ２６には例えば第３図に示すように、予め第２
図の秘匿解除要求情報におけるリードコマンドｒｏ　１
１０ＪとリードアドレスＡ、〜Ａｏに一致するデータ、
例えばｒｏ　０００００Ｊが固定的に格納されており、
この固定情報に対し不揮発性メモリ２０から読み出され
た第２図の第１の秘匿解除データＤ６３〜Ｄ。

に一致する読出データＤＯが格納される。

再び第１−図を参照するに、比較回路２８は第１のシフ
トレジスタ２４の内容と第２のシフトレジスタ２６の内
容との一致、不一致を判別している。

即ち、比較回路２８は第１のシフトレジスタ２４に格納
される秘匿解除要求情報とシフトレジスタ２６で生成さ
れる秘匿解除要求情報の一致、不一致を判別している。

この比較回路２８による比較機能は第３図に第１及び第
２のシフトレジスタ２４．２６と共に示している。比較
回路２８は第１及び第２のシフトレジスタ２４．２６の
格納内容が一致すると一致出力ＥＱを生ずる。この−散
出力ＥＱが得られるまでは不一致出力ＥＱを生じている
。

更に、第１図の秘匿回路１００にはカウンタ３０が設け
られる。カウンタ３０は制御回路１８から得られるシフ
トクロック信号ＳＫを計数し、パワーオン・スタートか
ら第２図にＤＩとして示した秘匿解除要求情報のビット
長としての７５ビツトに対応する７５個のシフトクロッ
ク信号ＳＫが得られたときに計数出力ＣＮＴを生ずる。

第４図はカウンタ３０の具体的な実施例を示したもので
、第２図に示すチップセレクト信号Ｃ８がＣ５＝Ｏでク
リア状態に置かれ、チップセレクト信号Ｃ８がオンして
Ｃ３＝１になるとクリア状態が解除されてシフトクロッ
ク信号ＳＫの計数を開始し、シフトクロック信号ＳＫを
７５個計数するとカウント出力ＣＮＴを生ずる。

再び第１図の秘匿回路１００を参照するに、順序回路３
２が設けられる。順序回路３２は比較回路２８の出力と
カウンタ３０の出力を受け、第５図に示す状態遷移を行
う。

第５図の状態遷移にあっては、まず順序回路３２はアイ
ドル状態ＩＤＬにあり、このアイドル状態ＩＤＬでチッ
プセレクト信号Ｃ８がオンになるとチエツク状態ＣＨＫ
に移行する。このチエツク状態ＣＨＫにおいて、比較回
路２８より一致出力ＥＱ及びカウンタ３０より７５カウ
ントによるカウント出力ＣＮＴが得られるとバス状態Ｐ
　ａｓｈに移行し、第１図のＡＮＤゲート３４に対する
出力を１として不揮発性メモリ２０からのＤｏ倍信号制
御回路１８に対する出力を許容する。

また、チエツク状態ＣＨＫでカウンタ３０の７５カウン
トでカウント出力ＣＮＴが得られたときに比較回路２８
より不一致出力ＥＱが得られているときにはフェール状
態ＦＡＩＬに移行し、第１図のＡＮＤゲート３４に対す
る順序回路３２の出力は０のまま維持され、不揮発性メ
モリ２０からのＤＯ倍信号制御回路１８への送出を禁止
する。

そして、フェール状態ＦＡＩＬにおいてパワーオフによ
りチップセレクト信号Ｃ８が停止すれば、即ちＣ８とな
れば、元のアイドル状態ＩＤＬに戻るようになる。

次に第１図の実施例の動作を説明する。

メモリモジュールのコイル１６を図示しないリーダ・ラ
イター側のコイルに近接させた状態でリーダ・ライター
側をパワーオン・スタートあるいはイニシャル・スター
トさせると、メモリモジュールに対し第２図に示すシフ
トクロック信号ＳＫ。

チップセレクト信号Ｃ８及びＤＩ信号で示す所定のフォ
ーマット構成をもった秘匿解除要求情報か送られる。勿
論、電磁誘導結合においてはこれらのビット情報は周波
数変調されて送られる。

コイル１６に誘起された信号は整流回路２２で整流され
てメモリモジュール内に対する電源電圧Ｖｃｃを作り出
し、同時に制御回路１８からは周波数変調信号から復調
された第２図に示すシフトクロック信号ＳＫ、チップセ
レクト信号Ｃ８及びＤＩ信号が不揮発性メモリ２０に対
し出力される。

制御回路１８から出力されるＤＩ信号は秘匿回路１００
の第１のシフトレジスタ２４に格納される。

また、制御回路１８からのリードコマンド及びアドレス
の送出が不揮発性メモリ２０に対しビット単位に行われ
ると、その後の第１の秘匿解除データＤ、〜Ｄｏに同期
して不揮発性メモリ２０より予め格納されている同じ内
容をもつ第２の秘匿解除データがビット単位に読み出さ
れ、シフトレジスタ２６にＤｏ倍信号して格納される。

従って、第２図に示すＤＩ信号の最後のり。ビットの不
揮発性メモリ２０に対する出力が終了した時点で、秘匿
回路１００の第１のシフトレジスタ２４には第３図に示
すようにリーダ・ライター側から送られた７５ビツトの
秘匿解除要求情報が格納され、同時に第２のシフトレジ
スタ２６には固定情報として格納されたリードコマンド
及びアドレスに続いて不揮発性メモリ２０から読み出さ
れた６４ビツトの第２の秘匿解除データが格納されたこ
とになる。

このとき正当な使用であれば第１のシフトレジスタ２４
に格納された秘匿解除要求情報と第２のシフトレジスタ
２６に格納された秘匿解除要求情報は一致し、比較回路
２８は一致出力ＥＱを生ずる。

一方、カウンタ３０はチップセレクト信号Ｃ８がオンし
た時点でクリア状態を解除し、続いて得られるシフトク
ロック信号ＳＫを計数しており、シフトクロック信号Ｓ
Ｋの計数出力が秘匿解除要求情報のビット数７５に達し
た時点で計数出力ＣＮＴを生ずる。

従って、カウンタ３０より計数値７５のカウント出力Ｃ
ＮＴが得られると、このとき比較回路２８は同時に一致
出力ＥＱを生じているため、第５図に示すようににチッ
プセレクト信号Ｃ８のオンによりアイドル状態ＩＤＬか
らチエツク状態ＣＨＫに移行していた順序回路３２はバ
ス状態Ｐ　ａｓｓに移行し、ＡＮＤ回路４０に対する順
序回路３２の出力を１とし、ＡＮＤゲート３４を許容状
態とする。従って、それ以降、ＡＮＤゲート３４を介し
て不揮発性メモリ２０の読出データＤＯを制御回路１８
に送出することができ、リーダ・ライター側でパワーオ
フされるまでメモリモジュールの不揮発性メモリ２０に
対するリードアクセス及びまたはライトアクセスを有効
に行うことができる。

一方、不正使用された場合にはリーダ・ライター側から
は第２図のＤＩ信号に示すようにリードコマンドは正し
くともリードコマンドに続くアドレス及び第１の秘匿解
除データは誤ったものが送られ、またデータ長の７５ビ
ツトとは限らず、従ってカウンタ３０の７５ビツト目の
計数出力ＣＮＴが得られたときの比較回路２８の出力は
不一致出力「）となっており、この結果、順序回路３２
は第５図のチエツク状態ＣＨＫからフェール状態ＦＡＩ
Ｌに移行し、ＡＮＤゲート３４に対する順序回路３２の
出力を０のままとする。従って不揮発性メモリ２０から
の読出データＤｏの送出が禁止されたままとなり、リー
ダ・ライター側からの不正使用による不揮発性メモリ２
０のリードアクセス及びまたはライトアクセスを不可能
とする。

尚、上記の実施例にあっては、秘匿解除要求情報と秘匿
解除要求情報が不一致となる不正使用時にあっては、不
揮発性メモリ２０からの読出データの送出を禁止するよ
うにしているが、同時に不揮発性メモリ２０に対するＤ
Ｉ信号のラインを切り離して不揮発性メモリ２０に対す
るライトアクセス及びリードアクセスそのものを禁止す
るようにしても良い。この不揮発性メモリ２０の動作禁
止はチップセレクト信号Ｃ８のラインあるいはシフトク
ロック信号ＳＫのラインについて行うようにしても良い
。勿論、不揮発性メモリ２０に対する整流回路２２から
の電源供給を遮断するようにしても良い。また、上記の
実施例にあっては、６４ビツトの第１の秘匿解除データ
及び第２の秘匿解除データＤ６３〜Ｄｏとしてオール０
を例にとるものであったが、これ以外の適宜のビットデ
ータをキーワードとして格納しても良いことは勿論であ
る。

また、本発明にあっては、第３図において第１のシフト
レジスタ２４と第２のシフトレジスタ２６の内容の全ビ
ットを比較回路２８で比較して一致不一致を判定してい
るが、シフトレジスタ２４の中の複数の特定ビットのみ
の一致不一致を判別するようにしても良い。

［発明の効果］ 以上説明してきたように本発明によれば、リーダ・ライ
ター側のパワーオン・スタート直後に秘匿解除要求をメ
モリモジュールに対し行い、この秘匿解除要求を受けて
メモリモジュール側で作成された秘匿解除要求情報との
一致が得られない限りメモリモジュールに対するアクセ
スを行うことができず、メモリモジュールのメモリ内容
を不正に書き替えるような不正使用を確実に防止するこ
とができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示した実施例構成図；第２
図はリーダ・ライターから最初に送られてくるシフトク
ロック信号ＳＫ、チップセレクト信号Ｃ８及び秘匿解除
要求情報としてのＤＩ信号を示した説明図； 第３図は第１図の２つのシフトレジスタの格納内容の比
較処理を示した説明図； 第４図は第１図のカウンタの具体例説明図；第５図は第
１図の順序回路の遷移状態説明図；第６図は従来装置の
説明図である。 ［符号の説明］ １０：メモリモジュール １２：リーダ・ライター １４．１６：コイル １８：制御回路 ２０：不揮発性メモリ（Ｅ２ＲＯＭ） ２２：整流回路 ２４：第１のシフトレジスタ ２６：第２のシフトレジスタ ２８：比較回路 ３０：カウンタ ３２：順序回路 特許出願人　株式会社トキメック

Claims (2)

【特許請求の範囲】
1. （１）　リーダ・ライターに電磁誘導結合され、該リー
   ダ・ライターからのアクセスに応じて内蔵した不揮発性
   メモリに対するデータ書込み又はデータ読出しを行うメ
   モリモジュールに於いて、前記リーダ・ライターの電源
   投入後に最初に送出されたリードコマンド、アドレス及
   び予め定めた第１の秘匿解除データでなる所定ビット長
   の秘匿解除要求情報を格納する第１のシフトレジスタと
   、 前記秘匿解除要求情報のリードコマンド及びアドレスと
   同じデータを固定的に格納し、前記秘匿解除要求情報の
   リードコマンド及びアドレスに基づいて前記不揮発性メ
   モリから読出された第２の秘匿解除データを格納し、前
   記固定情報と読出情報でなる秘匿解除応答情報を生成す
   る第２のシフトレジスタと、 前記第１の秘匿解除要求情報と第２のシフトレジスタの
   秘匿解除応答情報との一致、不一致を判別する比較回路
   と、 前記秘匿解除要求情報の転送ビット数を計数するカウン
   タと、 前記カウンタで前記秘匿解除要求情報のビット長に一致
   する計数出力が得られた時に、該比較回路から一致出力
   が得られれば前記不揮発性メモリの読出データの送出禁
   止を電源がオフされるまで解除し、不一致出力が得られ
   た時には読出データの送出禁止を維持する秘匿解除手段
   と、 を備えたことを特徴とするメモリモジュールのデータ秘
   匿装置。
2. （２）　請求項１記載のメモリモジュールのデータ秘匿
   装置に於いて、 前記秘匿解除手段は、前記カウンタで前記秘匿解除要求
   情報のビット長に一致する計数出力が得られた時に、該
   比較回路から一致出力が得られれば前記不揮発性メモリ
   に対する書込データの送出を電源がオフされるまで許容
   し、不一致出力が得られた時には書込データの送出を禁
   止することを特徴とするメモリモジュールのデータ秘匿
   装置。