JPH0245850A - 不揮発性半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、不揮発性半導体メモリ、特に、書込まれたプ
ログラムの模倣、盗用を禁止する不揮発性半導体メモリ
に関する。

〔従来の技術〕

従来、この種の不揮発性半導体メモリ（以下ＨＰＲＯＭ
という）は、ｇＦＲＯＭに書込まれたプログラムのベリ
ファイ、コピー等が、ＢＦＲＯＭライターを用いて、き
わめて容易に行なえる。

このことから、ＢＦＲＯＭにプログラムされたプログラ
ム、及びデータ等の模倣、盗用をきわめて容易に行なえ
る。

このため、特願昭６２−２２０６０４号公報に示される
ような対策が考えられ、ＥＦＲＯＭ内蔵のシングルチッ
プ・マイクロコンピュータ等は、ＢＦＲＯＭ内のプログ
ラムを周辺デバイス等に伝送しないため、プログラムの
模倣、盗用が完全に防止されるが、汎用ＢＦＲＯＭ等の
ように、プログラムを周辺デバイスに伝送するようなＥ
Ｐ几ＯＭの場合は、プログラムの読出し素子として用い
るため、プログラムの、模倣、盗用が行なわれる可能性
がある。

〔発明が解決しようとする課題〕

上述した従来のＥＰＲＯｔＭは、ｇｐ几ＯＭライター使
用時のＢＦＲＯＭ内のデータのプロテクト化を完全にし
ても、汎用ＦＳＰ几ＯＭ等のように、プログラムを周辺
デバイスに伝送するような場合は、ｇＦＲＯＭを、デー
タの読出し素子として用いるため、ＢＦＲＯＭに書込ま
れたデータの読出し、模倣、盗用が行なわれる可能性が
あるという欠点がある〇 本発明の口約は、ｇＦＲＯＭへのプログラム書込後、適
当なアドレスに、任意のパスワートヲＥＰＲＯＭライタ
ー等で書込むことにより、データの出力を阻止すること
を実現できるｇＦＲＯＭを提供することにある＠ 〔課題を解決するための手段〕 本発明のＦｌｉ　Ｐ　ＲＯＭは、電気的方法によるデー
タの書込、及び該データの紫外線による消去が可能な不
揮発性牛導体メモリにおいて、任意の特定なアドレスを
パスワード書込み領域に指定する手段と該領域に予み定
められた任意のパスワードを書込むことによ＃）＃記書
込みデータの出力を阻止する手段とを含んで構成される
。

〔実施例〕 次に、本発明の実施例について図面を参照して説明する
。

第１図は、本発明の第１の実施例の回路図、第２図１ｍ
）〜ｍは第１図における信号のタイミングチャートであ
る。

第り図に示すＨＰ几ＯＭＦｉ、メモリセルアレイ１３と
、メモリセルアレイ１３の特定のメモリセルを選択する
ための列デコーダ１１１行デコーダ１２と、ゲート回路
１４１人出カバ、ノア１５と、へ〇〜人、までの６ビ、
トの行アドレスが入カサレるアドレス入力端子３３−３
８と、Ａ６〜Ａ１４までの９ビツトの列アドレスが入力
されるアドレス入力端子３９〜４７と、データ入出力端
子２３〜３゜と、データ出力禁止回路２２．データ出力
禁止用データ書込回路２１からなっている。

データ出力禁止用データ書込回路２１Ｆｉ％Ａｌ。

の列アドレスがλカされる久方端子４８．パスワード・
書込み用−メモリ−１０，ゲート回路８゜入出力用バッ
ファ９と、１５個のＮＭＯ８）ランジスタＬｏＳ−”ｌ
ａ　ｅ　８個のＮＭｏ５トランジスタＱ　ｏ　＝　Ｑγ
を有している。

データ出力禁止回路２２は、アドレス一致検出信号Ｊ、
の発′生部、データ一致検出信号Ｊ１発生部、ブランク
検出信号Ｂ発生部、データ出力制御部Ｆよ多構成され、
アドレス一致検出信号Ｊ、の発生部は、１５個のＮＭＯ
８）ランジスタに０〜に１４及び、Ｔ・〜Ｔｔ４と、１
５ビツトのデーターラッチ回路５．１ビツトのデータ嗜
ラッチ回路ｌ。

ノア回路２．１５個のイクス・クルーシブオア回路Ｇｏ
〜Ｇｔａを有している。

データ一致検出信号Ｊ１発生部は、８個のＮＭ０８）ラ
ンジスタＰ、％Ｐ、及び、Ｕ　ｅ　〜Ｕ　ｔと、８ビ、
トのデーターラッチ回路７．１ビ、トのデータ・ラッチ
回路１７．ノア回路４．８個のイクス・クルーシブオア
回路Ｈｅ−、Ｈ，を有している。

ブランク検出信号Ｂ発生部は、１５個のＮＭＯＳトラン
ジスタＭ・〜Ｍ１４及び、几。〜几、４と、８個のＮＭ
Ｏ８）ランジスタＮ、　〜Ｎ、及び、Ｓ。

〜８丁と、２３ビツトのデータ・ラッチ回路６゜１ビ、
トのデータラ、チ回路３．ノア回路１８を有している。

データ出力制御部Ｆは、動作モード選択用デコーダ１９
．３個のアンド回路２．．２．を有する。

次に、本実施例の動作を説明する◎ ＋１）　　データ出力禁止用データ書込み動作時刻１．
において、電源Ｖｃｃが投入されると（第２図（１１）
、これに同期して単発のパルス信号であるパワーオンク
リア信号ＰＯＣが自動的に発生し、続いて、時刻１．に
おいて、動作モード選択用デコーダ１９からライトモー
ド信号Ｗが発生する・このライトモード信号Ｗは、動作
モード選択用デコーダ１９に入力されているアウトイネ
ーブル（ＬＪｊＯＥとチップイネ−１ル信号ＣＢとをも
とにしてつくられている＠ この時、メモリ・セルアレイ１３には、プログラム書込
が行なわれるが、パスワード書込み用・メモリ１０への
プログラム書込みは行なわれていないが、時刻ｔｓにお
いて、パスワード書込用信号工が発生しておシ、ここで
ライトモード信号Ｗが発生されているならば、パスワー
ド・書込み用・メモリ１０にプログラム書込みが行なわ
れる。

このパスワード・書込用信号工は、通常のＥＦＲＯＭの
使用法である、プログラムを周辺デバイスに伝送するよ
うな動作時には使用しない状態、たとえば、Ａ１４０行
アドレス入力端子４７に−Ｖｃｃ電圧の印加が行なわれ
た時に発生される信号であるとする。

このライ）−モード信号Ｗ、パスワード書込み用信号工
が同時に発生された時、メモリ・セルアレイ１３の適当
なアドレスをパスワード領域に予め定められたパスワー
ドを書込むがこの時、パスワード書込み用・メ七す一に
は、仁のパスワードのアドレス及びパスワードが書込ま
れる〇つまり、メモリ・セルアレイ１３及びパスワード
・書込み用−メモリｌＯの２ケ所にパスワードが書込ま
れ、パスワード書込み用φメそりｌＯには、パスワード
だけでなく、メモリ・セルアレイ１３に書込まれたパス
ワードのアドレスが書込まれる◇ ただし、パスワード・書込み用・メモリｌＯに書込まれ
るのは、ＮＭＯ８）ランジスタＬ０〜Ｌ１４゜Ｑｏ＝Ｑ
ｙのゲートがＯＮする時、りまシＢ・工・Ｗ信号が発生
する時で、ブランク時出力信号Ｂは、電源Ｖｃｃの立上
げ時に、パスワードの書込み用・メモ９１０のメモリ・
セルが全ビット未書込みである時で、１ビツトでも書込
み済の時は、Ｂ・■１１Ｗ信号は発生しない。

りまシャメモリーセルアレイに一度パスワードが書込ま
れた場合は、パスワード・書込み用・メモリー１０への
書込みは不可能である。

また１パスワード自書込み用・メモリのライトモード信
号Ｗ′も■・ＢとＷのアンド回路Ｚ鵞の出力であるため
、ブランク時出力信号Ｂが発生しない時は、パスワード
・書込み用・メモリ１０への書込みは不可能で６る・又
は、パスワード書込み後であっても、電源Ｖｃｃを一度
切らない限りは、ブランク時出力信号Ｂの発生ｒｉ可能
であるため、メモリーセルアレイ１３．パスワード・書
込み用・メモリ１０へのデータの重ね書きも可能である
〇時刻ｔ４においては、動作モード選択用デコーダ１９
から発生されるベリファイ−モード信号■とＢ＋Ｊ１・
Ｊ、のアンド回路ｚｏの出方信号Ｖ′は、ベリファイ・
モード信号Ｖの発生時、ブランク時出力１ｄ号Ｂも同時
に発生するため、ベリファイ・モード信号Ｖ′が発生す
る。このため、ＥＰＲＯＭへ書込んだプログラム及びパ
スワードのベリファイが可能である。

（２）プログラム出力禁止動作 パスワード書込み後、ＥＦＲＯＭの電源Ｖｃｃを一度切
った後、時刻ｔｌ′において、電源Ｖｃｃが投入される
と（第２図（ａ）　）　、これに同期して単発のパルス
信号であるパワーオンクリア信号ｐ　ｏ　ｃカ自動的に
発生し、続いて、時刻を冨′におｉて、動作モード選択
用デコーダ１９からベリファイ・モード信号Ｖが発生す
る・ このベリファイ・モード信号Ｖは、動作モード選択用デ
コーダ１９に入力されているアクトイネーブル信号ＯＥ
とチップイネ−グル信号ＣＢとをもとにしてつくられて
いる。この時、ベリ７アイモード信号Ｖ′は、ＶとＢ＋
Ｊ、・Ｊ３のアンド回路ｚ１の出力信号であシ、ブラン
ク時出力信号Ｂは発生しない。

又％Ｊ、・Ｊ２信号を発生させるには、データー致検出
信号Ｊｌ及び、アドレス一致検出信号Ｊ。

を同時に発生させなければならないが、これは、パスワ
ード領域として指定したアドレス及び、このアドレスに
書込んだパスワードを知らないかぎＪ［ＦＲＯＭライタ
ーでのプログラム・ベリファイは不可能である。

時刻１１“において、電源Ｖｃｃが投入後に、時刻ｔ２
“において出力モード信号ＯＵＴが、動作モード選択用
デコーダ１９から出力されたとしても、Ｖ′同様ＯＵＴ
’もパスワード及びパスワードを書込んだアドレスを知
らなければ、Ｊｌ・Ｊ、信号を発生させることはできず
、ＥＰＲＯＭ内のデータを外部に出力させることは不可
能である。

（３）プログラム出力禁止解除動作 時刻ｔ！′に電源Ｖｃｃが立上がると同時にパワオン・
クリア信号ＰＯＣが発生し、この時ゲート回路８及び入
出力バッファ９がデータ出力モードとなシ、ＮＭＯ８）
ランジスタＭ０〜Ｍ　Ｋ４　ｍ　Ｎ　６〜Ｎ７のゲート
がＯＮすることにより、データラッチ回路６に、パスワ
ード書込み用・メモリ１０に書込まれているデータがデ
ータ・ラッチ回路６にラッチされる０ 前項（２）プログラム出力禁止動作で述べたように時刻
ｔ！′ではプログラム出力が禁止されている力ぶ、時刻
ｔ３でＩ−Ｗ信号を発生させ、ノ（スワート°のアドレ
ス及びパスワードの書込みモードにすることにより、Ｎ
ＭＯ８）ランジスタＰＯ，Ｐ丁のゲートをＯＮさせ、デ
ータラッチ回路７にノくスワート。

のデータをラッチする。又、この時同時にＮＭＯＳトラ
ンジスタに、％に１．のゲートがＯＮＬ、データ−ラッ
チ回路５にノ（スワードのアドレス力エラ、チされる。

Ｗ＋Ｖ＋ＯＵＴ信号発生時に、イクスクルーシフオア回
Ｗｂ　Ｈｏ　−Ｈｖにより）（スワードが正シく入力さ
れたかを検出し、正しく入力されているならば、データ
一致検出信号Ｊ１が発生される。

又、同時にイクスクルーシプオア回Ｗｔ　Ｇ　ｏ　−０
１４によシパスワードのアドレスが正しく人力されたか
を検出し、正しく入力されているならば、データ一致検
出信号Ｊ２が発生される。このようにして、パスワード
及びパスワードのアドレスが同時に一致したならば、Ｊ
ｌ・Ｊ、信号が発生する。

ベリファイ・モード信号Ｖ′は、動作モード選択用デコ
ーダ１９からの発生信号ＶとＢ＋Ｊ、・Ｊ２のアンド回
路ｚ１の出力信号であるから、ベリファイモード信号Ｖ
とＪｌ・Ｊ：信号が同時に発生された時、ベリファイモ
ード信号Ｖ′が発生し、ＥＦＲＯＭライターでのベリフ
ァイが可能となる・出力モード信号ＯＵＴ’も全く同様
にして、Ｉ・Ｗ信号発生時に、パスワードのアドレスを
アドレス入力端子３１〜４７．パスワードをデータ入出
力端子２３〜３０よ多入力することによシ、パスワード
のアドレス及びパスワードが正しく入力されたときのみ
、データラ、子回路ｌ、及びデータラッチ回路１７に’
Ｈｉｇｈ”のデータをう、チすることが可能とな、！＋
ｌＢ＋Ｊ、・Ｊ、＝＠Ｈ＠とすることが可能となシ、出
力モード信号ＯＵＴ’の発生が可能となる０以上の事に
よシ、プログラム出力禁止を解除する事が可能となる。

但し、このＩ−Ｗ信号発生時、ＮＭＯ８）ランジスタＬ
ｏ−Ｌｓａ　ｅ　Ｑｏ−Ｑｙのグー）ｒｉＯＮＬないた
め、パスワード−書込み用・メモリ１０へのデータの重
さね書きが行なわれることはないＯモジ、パスワードの
アドレス及びパスワードを知らない者が、パスワードの
アドレス及ヒパスワードを入力して、そのデータが誤ま
っている場合には、メモリ・セルアレイ１３にデータの
重ね書きを行なわせる事によシ。ＥＦＲＯＭに書込まれ
ているデータを変えてしまうことも可能である。

実際に本発明のＨＰ几ＯＭにパスワードを書込む時は、
パスワード書込領域部もプログラム、又は辺周回路への
データ伝送領域として使用されることが考えられるので
、メモリ・セルアレイ１３へのデータの書込みは、一般
のＢＦＲＯＭと全く同様に書込後、パスワードのアドレ
スを決定し、そのアドレスに書込まれているデータをパ
スワードとして、パスワード・書込み用・メモリｌＯに
パスワードのアドレス及びパスワードを畳込むという手
順ヲ収ることによシ、メモリ・セルアレイ１３へのデー
タ書込み時は、パスワードのアドレス及び、パスワード
のデータに煩わせられる事なく、一般のｇＦＲＯＭと全
く同様に書込むことも可能である句 ｌＰＲＯＭに書込まれたデータを周辺デバイスに伝送し
ようとした場合、電源Ｖｃｃ立上げ時に入力されるパス
ワードのアドレス及び、パスワードは、ＩＩＹ入力又は
、マイクロコンピュータ等からのデータ入力、磁気デス
ク、ＩＣカード等外部記憶装置からの入力などによシ自
動的に入力するようなシステム構成とするとも可能であ
る・又、パスワードのアドレス及び、パスワード用デー
タの入力は、電源Ｖｃｃ立上がシ時のみ必要とし、本発
明のＢＦＲＯＭを含むシステム全体、又は、本発明のｇ
ＦＲＯＭの電源Ｖｃｃを一度立上げ、パスワードのアド
レス及び、パスワード人力後は、電源Ｖｃｃを切らない
限シ全くパスワードのことを意識せずに使用することが
可能である。

第３図は本発明の第２の実施例の回路図で、第１図と異
なる部分についてのみ説明する。

第１図と第３図の異なる点は、動作モード選択用デコー
ダに新たに、入力モード信号ＩＮを追加し、人出力バッ
ファ１５へは、動作モード選択用デコーダからの出力信
号である、ライトモード信号Ｗ、ベリファイモード信号
■、出力モード信号ＯＵＴがそのまま直接入力され、デ
ータ入出力端子２３〜３０と人出力バッファ１５との間
にＮＭＯＳトランジスタＤ、−Ｄ、が追加されている点
である・ 第３図の回路構成とした時のプログラム禁止解除時は、
動作モード選択用デコーダ１９から入力モード信号ＩＮ
を発生させた後パスワードのアドレス及び、パスワード
の入力を行なうことにより可能となる。

又、ライトモード信号Ｗだけでは、ＮＭＯ８）ランジス
タＤｏ−Ｄ、のゲートはＯＮＬ、ない事から、パスワー
ド・書込み用・メモリ１０だけでなく、メモリ噛セルア
レイ１３のデータの重ね書きけ行なわれないため、パス
ワードのアドレス及びパスワードの入力を誤まった場合
には、メモリ自セルアレイ１３のデータの重ね書きを避
けることが可能となる。

さらに、各入力信号を、下記 のように変更する事により、特別な回路構成となるパス
ワード書込用信号Ｉを発生するための回路は不要となる
だけでなく、プログラム禁止解除時には・ＥＰＲＯＭの
書込み動作時の発生信号であるライトモード信号Ｗを発
生させる必要はないので、ｇｐａｏＭ書込み電圧Ｖｌ）
ｆ）を印加する必要がなくなる。

第１の実施例の場合は、パスワードを知らないものが、
誤まったパスワードのアドレス及びパスワードを入力し
た場合には、メモリーセルアレイ１３にデータの重ね書
きが行なわれるた４．ＢＰ几ＯＭ内のデータの破壊を行
なう。このため、ＥＰＲＯＭ内のデータの模倣、盗用を
禁止する効果はきわめて大きい。

第２の実施例においては、パスワードを知っているもの
が、パスワードを誤まりてパスワードを入力してもＮＭ
Ｏ８）ランジスタＤｏ〜Ｄ、のゲー）ｄＯＮせず、メモ
リ・セルアレイ１３にデータの重ね書きは行なわれず、
ｇｐＩ（ｌｏＭのデータの破壊は行なわれない。このた
め、パスワードｔ−知っているものが、パスワードを誤
まって人力した時であっても、データは保護される。

パスワードのアドレス及び、パスワードの誤りがありた
時には、メモリ自セルアレイ１３に重ね書きをするよう
な回路を追加するか、データ入出力端子に追加されたＮ
ＭＯＳトランジスタＤ、〜Ｄ７のゲートを半永久的にＯ
Ｎさせないような回路を追加するなどによってＥＰＲＯ
Ｍ内のデータ出力阻止を行なうことも可能である。

〔発明の効果〕

以上説明したように本発明は、ｇＰＲＯＭのデータの出
力をプロテクト化することによシ、プログラムの内容を
確認したシコビーしたシすることが不可能となシ、プロ
グラムの著作権保護を容易に行なえる効果がある０しか
もパスワードを知っている者は、このプロテクトを容易
に解除し、現在市販されているｇＦＲＯＭと同様の使用
が可能となる。

【図面の簡単な説明】

第１図は本発明の第１の実施例の回路図、第２図（ａ）
〜−は第１図における信号のタイミングチャート、第３
図は本発明の第２の実施例の回路図である０ １．３．１７・・・・・・１ビ、ト用データラッチ回路
、２．４．１８・・・・・・ノア回路、６・・・・・・
１５ビ、ト用データラ、チ回路、７・・・・・・８ビ、
ト用データラッ子回路、８，１４・・・・・・ゲート回
路、９．１５・・・・・・入出カバｙ　７７．１０・・
・・・・パスワード書込用メモリ、１１・・・・・・列
デコーダ、１２・・・・・・行デコーダ、１３・・・・
・・メモリーセルアレイ、１９・・・・・・動作モード
選択用デコーダ、２１・・・・・・データ出力禁止用デ
ータ書込回路、２２・・・・・・データ出力禁止回路、
２３〜３０・・・・・・データ人出力端子、３１〜４８
・・・・・・アドレス入力端子 Ａ、〜人ｔＳ・・・・・・アドレス、ｖＣＣ・・・・・
・電源、ＰＯＣ・・・・・・パワーオンクリア信号、ｗ
、ｗ’・・・・・・ライトモード信号、ｖ、ｖ’・・・
・・・ベリファイモード信号、ＯＵＴ、ＯＵＴ’・・・
・・・出力モード信号、Ｊ。 ・・・・・・データラ、子回路１７の出力信号、Ｊ３・
・・・・・データラ、子回路１の出力１６号、Ｋｏ％に
１４．Ｌ。 〜Ｌ７・Ｍ・〜Ｍ１４・Ｎ・〜Ｎ、、Ｐ・〜Ｐ７−ＱＯ
〜Ｑ７・Ｒ，％Ｒ，４・Ｓ・〜Ｓ７・Ｔ　ｏ　＝　Ｔ　
ｔ４・Ｕ。 〜Ｕ、・・・・・・ＮＭＯ８）ランジスタ、ｚｏ〜Ｚ雪
・・・・・・アンド回路、Ｈ６−Ｈｙ　、Ｇ・〜Ｇ１４
・・・・・・イクスクルーシグオア回路、Ｄ・〜Ｄ丁・
・・・−、ＮＭＯ８）ランジスタ、ＩＮ・・・・・・入
力モード信号。 代理人　弁理士　　内　原　　　晋

Claims (1)

【特許請求の範囲】
1. 電気的方法によるデータの書込、及び該データの紫外線
   による消去が可能な不揮発性半導体メモリにおいて、任
   意の特定なアドレスをパスワード書込み領域に指定する
   手段と、該領域に予め定められた任意のパスワードを書
   込むことにより前記書込みデータの出力を阻止する手段
   とを含むことを特徴とする不揮発性半導体メモリ。