JPH04170126A - 回線制御アダプタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、回線制御アダプタに関し、特に受信バッファ
を使用したときにエラーを検出する回線制御アダプタに
関する。

［従来の技術］ 従来この種の回線制御アダプタは、受信バッファの出力
データを他のレジスタにセットしたとき、および入力し
たときパリティチェックを行なっていた。

［発明が解決しようとする課題］ 上述した従来の回線制御アダプタは、ファーストイン／
ファーストアウトにバッファの順番をチェックしていな
いため、転送中の受信データぬけが起きても容易に判明
できないという欠点がある。

［課題を解決するための手段］ 本発明の回線制御アダプタは、シリアル／パラレル変換
機能、フレーム同期機能、ＳＹＮ同期および調歩同期機
能を有する通信用周辺デバイスから並列データに変換さ
れた受信データを一時的に格納し、ファーストイン／フ
ァーストアウトにバッファリングする受信バッファと、
受信データ入力時に順番ビットを付加する手段と、前記
受信バッファからデータを読み出したときにその順番ビ
ットをチェックする手段とを具備することを特徴きする
。

［実施例コ 次に本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

汎用レシーバ／トランスミッタ回路１は、送信／受信デ
ータの直列／並列変換、ＣＲＣ演算、同期制御などを行
なう回路である。制御回路２は、回線制御アダプタ全体
の制御を行なう回路である。

順番ビット付加回ｉ３は順番ビットを付加する回路であ
る。受信バッファ４は、受信データをファーストイン／
ファーストアウトで格納していくものである。順番チェ
ック回路５は、順番ビット付加回路３で付加された順番
ビットをチェックする回路である。エラー検出回路６は
、順番チェック回路５で結果が不一致のときエラーを検
出する回路である。データバス１０１は、回線制御アダ
プタ内にある。割り込み信号線１０２は、汎用レシーバ
／トランスミッタ回路１からの割り込み信号線である。

制御信号線１０３は、汎用レシーバ／トランスミッタ回
路１ヘリード／ライトの指示などを制御する信号線であ
る。受信バッファ制御信号線１０４は、受信バッファ４
を制御する信号線である。受信バッファ状態信号線１０
５は、受信バッファ４の状態を制御回路２へ示すための
信号線である。順番ビット信号線１０６は、順番ビット
付加回路３で付加された順番ビットを順番チェック回路
５でチェックするための信号線である。

エラー信号線１０７は、順番チェック回路５でチェック
されたビットをエラー検出回路へ報告するための信号線
である。受信データ１０８は、受信バッファ４出力デー
タである。割り込み要因／受信データリード信号線１０
９は、割り込み要因があると起動をかけるための信号線
である。双方向データ１１０は、通信制御部と回線制御
アダプタとのデータの授受を行なうバスである。アドレ
ス／リード／ライト指示指示信号線１１１は、回線制御
アダプタ内とレジスタ指定のためのアドレスならびにリ
ード／ライトの制御をする信号線である。割り込み信号
線１１２は、回線制御アダプタからの割り込み信号線で
ある。

第１図の動作を説明する。汎用レシーバ／トランスミッ
タ回路１から割り込み信号線１０２により割り込み要求
が出力されると、制御回路２は、汎用レシーバ／トラン
スミッタ回路１の割り込み要因レジスタを読出し、受信
割り込みであればデータにデータバス１０１から順番ビ
ット付加回路３で順番ビットを付加して受信バッファ４
に格納する。格納されたデータは受信バッファ４内でシ
フトされ、受信バッファ４の出力が可能になったとき、
順番ビット信号線１０６の可能指示で先に、順番チェッ
ク回路５で順番チェック照合し、その結果が一致すれば
、受信データ１０８としてセレクタ７へ転送し、受信バ
ッファの状態を制御回路２へ報告し、この信号を基に、
通信制御部８への割り込み信号線１１２をセットし通信
制御部８からの処理を待つ。チェーク照合が不一致なら
ば、エラー検出回路６でエラーを検出する。

［発明の効果］ 以上説明したように本発明は、ファーストイン／ファー
ストアウトにバッファの順番をチェックすることにより
、転送中の受信データぬけを容易に判明でき、信頼性の
高いデータ転送ができるという効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例のブリック図である。 １・・・汎用レシーバ／トランスミッタ回路、２・・・
制御回路、３・・・順番ビット付加回路、４・・・受信
バッファ、５・・・順番チェック回路、６・・・エラー
検出回路、７・・・セレクタ、８・・・通信制御部、１
０２・・・割り込み信号線、１０３・・・制御信号線、
１０４・・・受信バッファ制御信号線、１０５・・・受
信バッファ状態信号線、１０６・・・順番ビット信号線
、１０７・・・エラー信号線、１０８・・・受信データ
、１０９・・・割り込み要因／受信データリート信号線
、１１０・・・双方向データ、１１１・・・アドレス／
リード／ライト指示指示信号線、１１２・・・割り込み
信号線。

Claims (1)

【特許請求の範囲】
1. シリアル／パラレル変換機能、フレーム同期機能、ＳＹ
   Ｎ同期および調歩同期機能を有する通信用周辺デバイス
   から並列データに変換された受信データを一時的に格納
   し、ファーストイン／ファーストアウトにバッファリン
   グする受信バッファと、受信データ入力時に順番ビット
   を付加する手段と、前記受信バッファからデータを読み
   出したときにその順番ビットをチェックする手段とを具
   備することを特徴とする回線制御アダプタ。