JPH04171765A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04171765A JPH04171765A JP2297226A JP29722690A JPH04171765A JP H04171765 A JPH04171765 A JP H04171765A JP 2297226 A JP2297226 A JP 2297226A JP 29722690 A JP29722690 A JP 29722690A JP H04171765 A JPH04171765 A JP H04171765A
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- drain
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- semiconductor substrate
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/663—Vertical DMOS [VDMOS] FETs having both source contacts and drain contacts on the same surface, i.e. up-drain VDMOS
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/115—Dielectric isolations, e.g. air gaps
- H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、半導体装置に関し、特にオン抵抗を低減す
るのに好適な構造を有するパワーＭＯ８ＦＥＴに関する
ものである。
るのに好適な構造を有するパワーＭＯ８ＦＥＴに関する
ものである。
（従来の技術）
従来のパワーＭＯ８ＦＥＴとしては、例えば第８図（Ａ
）に示すようなものが知られている。この従来例は、Ｖ
ＤＭＯ８と呼ばれる縦型構造のパワーＭＯ３ＦＥＴを示
している。同図において、１１２は高濃度のＮ＋基板で
あり、Ｎ＋基板１１２上には実質的なドレイン領域を成
すＮ形エピタキシャル層（以下、Ｎエピ層という）１０
２が形成されている。Ｎエピ層１０２の表面側にはＰ形
チャネル領域１０３が形成され、さらにＰ形チャネル領
域１０３内にはＮ＋ソース領域１０４が形成されている
。また、Ｎ＋ソース領域１０４とドレイン領域としての
Ｎエピ層１０２との間におけるＰ形チャネル領域１０３
上には、Ｐ形チャネル領域］−０３の表面層にチャネル
を誘起させるためのポリＳ１からなるゲート１０７がゲ
ート５ｉ０２１．０８を介して形成されている。１１０
は中間絶縁膜、１２３はソース電極、１２４はドレイン
電極てあり、ドレイン電極１２４はＮ＋基板１］２の裏
面に形成されている。Ｐ形チャネル領域１０３とＮ＋ソ
ース領域１０４とは、ポリＳ１のゲート１０７をマスク
にしてＮエピ層１０２中へ、順次、Ｐ形不純物及びＮ形
不純物をイオン注入、ドライブインすることによって作
られている。
）に示すようなものが知られている。この従来例は、Ｖ
ＤＭＯ８と呼ばれる縦型構造のパワーＭＯ３ＦＥＴを示
している。同図において、１１２は高濃度のＮ＋基板で
あり、Ｎ＋基板１１２上には実質的なドレイン領域を成
すＮ形エピタキシャル層（以下、Ｎエピ層という）１０
２が形成されている。Ｎエピ層１０２の表面側にはＰ形
チャネル領域１０３が形成され、さらにＰ形チャネル領
域１０３内にはＮ＋ソース領域１０４が形成されている
。また、Ｎ＋ソース領域１０４とドレイン領域としての
Ｎエピ層１０２との間におけるＰ形チャネル領域１０３
上には、Ｐ形チャネル領域］−０３の表面層にチャネル
を誘起させるためのポリＳ１からなるゲート１０７がゲ
ート５ｉ０２１．０８を介して形成されている。１１０
は中間絶縁膜、１２３はソース電極、１２４はドレイン
電極てあり、ドレイン電極１２４はＮ＋基板１］２の裏
面に形成されている。Ｐ形チャネル領域１０３とＮ＋ソ
ース領域１０４とは、ポリＳ１のゲート１０７をマスク
にしてＮエピ層１０２中へ、順次、Ｐ形不純物及びＮ形
不純物をイオン注入、ドライブインすることによって作
られている。
近年、微細加工技術の進歩によってセル（基本ＭＯＳト
ランジスタ）密度が向上し、１００Ｖ以下の耐圧のＶＤ
ＭＯ８では、１關Ω・ｃｔｌを切る低オン抵抗のものが
発表されている（ ［Ｂ １ａｎｋｅｔＬＰＣＶＤ
Ｔｕｎｇｕｓｔｅｎ ＳｉｌｉｃｊｄｅＴｅｃｈｎｏ
ｌｏｇｙ ｆｏｒ Ｓｍａｒｔ Ｐｏｗｅｒ Ａｐ
ｐｌｊｃａｔｉｏｎｓ Ｊ Ｋｒ１ｓｈｉｎａ ５ｈｅ
ｎａｉ ｅｔａｌ、 Ｉ ＥＥＥ ＥＤＬ ｖｏ
ｌ １０゜協６．Ｊｕｎｅ １９８９．ｐｐ２７０〜２
７３）。
ランジスタ）密度が向上し、１００Ｖ以下の耐圧のＶＤ
ＭＯ８では、１關Ω・ｃｔｌを切る低オン抵抗のものが
発表されている（ ［Ｂ １ａｎｋｅｔＬＰＣＶＤ
Ｔｕｎｇｕｓｔｅｎ ＳｉｌｉｃｊｄｅＴｅｃｈｎｏ
ｌｏｇｙ ｆｏｒ Ｓｍａｒｔ Ｐｏｗｅｒ Ａｐ
ｐｌｊｃａｔｉｏｎｓ Ｊ Ｋｒ１ｓｈｉｎａ ５ｈｅ
ｎａｉ ｅｔａｌ、 Ｉ ＥＥＥ ＥＤＬ ｖｏ
ｌ １０゜協６．Ｊｕｎｅ １９８９．ｐｐ２７０〜２
７３）。
しかしながら、このように微細化が進むとチャネル抵抗
Ｒｃｈが減少する半面、チップの厚みの大半を占めるＮ
＋基板］１２の抵抗が無視できなくなってきた。第８図
（Ｂ）には本発明者等か目算した微細化とオン抵抗の関
係を示す。丸形のセルで、そのセルサイズ（セル直径）
が１０μｍを切るようになるとＮ＋基板１０］の抵抗が
５０〜６０％を占めるようになることか判る。Ｎ＋基板
１１２の抵抗を減らす手段としてその不純物濃度を上げ
る、或いは厚さを薄くする方法は、それぞれＮエピ層１
０２の結晶性の悪化、機械的強度の低下（ウェーハの割
れ）という問題を招くことから限界にき□ている。
Ｒｃｈが減少する半面、チップの厚みの大半を占めるＮ
＋基板］１２の抵抗が無視できなくなってきた。第８図
（Ｂ）には本発明者等か目算した微細化とオン抵抗の関
係を示す。丸形のセルで、そのセルサイズ（セル直径）
が１０μｍを切るようになるとＮ＋基板１０］の抵抗が
５０〜６０％を占めるようになることか判る。Ｎ＋基板
１１２の抵抗を減らす手段としてその不純物濃度を上げ
る、或いは厚さを薄くする方法は、それぞれＮエピ層１
０２の結晶性の悪化、機械的強度の低下（ウェーハの割
れ）という問題を招くことから限界にき□ている。
また、従来のパワーＭ ＯＳ 、Ｆ Ｅ Ｔとして、第
９図に示すように、トレイン電極も半導体基板の表面か
ら取出すようにしたＬＤＭＯ３と呼ばれる横型構造のも
のがある。同図において、１２５はＮ＋ ドレイン領域
であり、このＮ＋ ドレイン領域１２５に接続されたト
レイン電極１１３が、ソース電極１１６と同様に、半導
体基板の表面側に設けられている。ＬＤＭＯ３では、電
流はＮ＋ ドレイン領域］２５からＮエピ層１０２を経
てＰ形チャネル領域１０３表面の反転層で形成されたチ
ャネルを通りＮ＋ソース領域１０４へと主に基板表面を
流れるため基板抵抗の影響は少ない。しかしドレイン電
極１１３取出しのために新たにＮ＋ドレイン領域］２５
を設ける必要があることと、配線数の増加によってセル
密度が落ちてしまうという問題がある。さらに本質的な
問題として、ドレイン・ソース間耐圧ＢＶＤＳがＮ＋
ドレイン領域］２５とＰ形チャネル領域１０３の間の距
離りに依存するため、距離りを不用意に小さくできない
ことからセルの微細化には限界があった。
９図に示すように、トレイン電極も半導体基板の表面か
ら取出すようにしたＬＤＭＯ３と呼ばれる横型構造のも
のがある。同図において、１２５はＮ＋ ドレイン領域
であり、このＮ＋ ドレイン領域１２５に接続されたト
レイン電極１１３が、ソース電極１１６と同様に、半導
体基板の表面側に設けられている。ＬＤＭＯ３では、電
流はＮ＋ ドレイン領域］２５からＮエピ層１０２を経
てＰ形チャネル領域１０３表面の反転層で形成されたチ
ャネルを通りＮ＋ソース領域１０４へと主に基板表面を
流れるため基板抵抗の影響は少ない。しかしドレイン電
極１１３取出しのために新たにＮ＋ドレイン領域］２５
を設ける必要があることと、配線数の増加によってセル
密度が落ちてしまうという問題がある。さらに本質的な
問題として、ドレイン・ソース間耐圧ＢＶＤＳがＮ＋
ドレイン領域］２５とＰ形チャネル領域１０３の間の距
離りに依存するため、距離りを不用意に小さくできない
ことからセルの微細化には限界があった。
（発明が解決しようとする課題）
従来のＶＤＭＯ３は、セルサイズを微細化するとチップ
の厚みの大半を占めるＮ＋基板部分の抵抗の影響がでて
きて十分に低オン抵抗とすることが困難であるという問
題があった。
の厚みの大半を占めるＮ＋基板部分の抵抗の影響がでて
きて十分に低オン抵抗とすることが困難であるという問
題があった。
また、ＬＤＭＯ３は、電流が主に基板表面を流れるため
基板抵抗の影響が減るが、基板表面に、トレイン電極取
出しのためにＮ＋ ドレイン領域を般ける必要があるこ
と及びトレイン・ソース間耐圧を所定値以上に保持する
必要からＮ＋ ドレイン領域とＰ形チャネル領域間の距
離を不用意に小さくできないこと等のためにセル密度を
上げることができないという問題があった。
基板抵抗の影響が減るが、基板表面に、トレイン電極取
出しのためにＮ＋ ドレイン領域を般ける必要があるこ
と及びトレイン・ソース間耐圧を所定値以上に保持する
必要からＮ＋ ドレイン領域とＰ形チャネル領域間の距
離を不用意に小さくできないこと等のためにセル密度を
上げることができないという問題があった。
この発明は、このような従来の問題に着目してなされた
もので、セル密度を向上させることができるとともに、
十分に低オン抵抗とすることのできる半導体装置を提供
することを目的とする。
もので、セル密度を向上させることができるとともに、
十分に低オン抵抗とすることのできる半導体装置を提供
することを目的とする。
［発明の構成コ
（課題を解決するための手段）
この発明は上記課題を解決するために、ドレイン領域を
成す第１導電形の半導体基体と、該半導体基体の一主面
側に形成された第２導電形のチャネル領域と、該チャネ
ル領域内に形成された第１導電形のソース領域と、該ソ
ース領域と前記ドレイン領域との間における前記チャネ
ル領域上に形成された絶縁ゲートと、前記半導体基体の
ドレイン領域に当該半導体基体の一主面から所要深さに
形成され周面が絶縁膜により当該ドレイン領域から絶縁
されるとともに底面で当該ドレイン領域に接続されるド
レイン引出し領域と、前記ソース領域、絶縁ゲート及び
ドレイン引出し領域にそれぞれ接続され前記半導体基体
の一主面側に設けられた各電極とを有することを要旨と
する。
成す第１導電形の半導体基体と、該半導体基体の一主面
側に形成された第２導電形のチャネル領域と、該チャネ
ル領域内に形成された第１導電形のソース領域と、該ソ
ース領域と前記ドレイン領域との間における前記チャネ
ル領域上に形成された絶縁ゲートと、前記半導体基体の
ドレイン領域に当該半導体基体の一主面から所要深さに
形成され周面が絶縁膜により当該ドレイン領域から絶縁
されるとともに底面で当該ドレイン領域に接続されるド
レイン引出し領域と、前記ソース領域、絶縁ゲート及び
ドレイン引出し領域にそれぞれ接続され前記半導体基体
の一主面側に設けられた各電極とを有することを要旨と
する。
（作用）
半導体基体のドレイン領域にその一主面から所要深さに
形成され周面が絶縁膜によりドレイン領域から絶縁され
るとともに底面で当該ドレイン領域に接続されたドレイ
ン引出し領域を設けることにより、ドレイン・ソース間
耐圧を所定値以上に保持しつつセルの微細化が可能とな
り、セル密度の向上が得られる。また、ドレイン・ソー
ス間の電流通路に半導体基体で構成されるドレイン領域
の一部が含まれるが、基体部分によるオン抵抗への影響
は顕著に減少して十分に低オン抵抗化が可能となる。
形成され周面が絶縁膜によりドレイン領域から絶縁され
るとともに底面で当該ドレイン領域に接続されたドレイ
ン引出し領域を設けることにより、ドレイン・ソース間
耐圧を所定値以上に保持しつつセルの微細化が可能とな
り、セル密度の向上が得られる。また、ドレイン・ソー
ス間の電流通路に半導体基体で構成されるドレイン領域
の一部が含まれるが、基体部分によるオン抵抗への影響
は顕著に減少して十分に低オン抵抗化が可能となる。
（実施例）
以下、この発明の実施例を図面に基づいて説明する。こ
の実施例の半導体装置はＬＤＭＯ８のパワーＭＯ３ＦＥ
Ｔとして構成されている。
の実施例の半導体装置はＬＤＭＯ８のパワーＭＯ３ＦＥ
Ｔとして構成されている。
第１図ないし第３図は、この発明の一実施例を示す図で
ある。
ある。
なお、第１図ないし第３図及び後述の他の実施例を示す
図において、前記第９図における部材及び部位と同一な
いし均等のものは、前記と同一符号を以って示し、重複
した説明を省略する。
図において、前記第９図における部材及び部位と同一な
いし均等のものは、前記と同一符号を以って示し、重複
した説明を省略する。
まず、第１図を用いて、ＬＤＭＯ３の構造を説明する。
同図（Ａ）において、高濃度のＮ＋基板又はＮ＋埋込層
（以下、主にＮ＋基板という）１１２の上に形成された
Ｎエピ層１０２は、ＬＤＭＯ３のドレイン領域の一部と
して電流通路となる他、ドレイン・ソース間耐圧を確保
する電界緩和領域として働く部分であり、その比抵抗、
厚みはドレイン・ソース間耐圧に応じて選ばれている。
（以下、主にＮ＋基板という）１１２の上に形成された
Ｎエピ層１０２は、ＬＤＭＯ３のドレイン領域の一部と
して電流通路となる他、ドレイン・ソース間耐圧を確保
する電界緩和領域として働く部分であり、その比抵抗、
厚みはドレイン・ソース間耐圧に応じて選ばれている。
この実施例では、このＮエピ層１０２の部分に、周面が
絶縁膜１０６で当該Ｎエピ層１０２から絶縁され、下面
の部分がＮ＋基板１１２に接続されたドレイン引出し領
域１０５が形成されている。
絶縁膜１０６で当該Ｎエピ層１０２から絶縁され、下面
の部分がＮ＋基板１１２に接続されたドレイン引出し領
域１０５が形成されている。
ドレイン引出し領域１０５は抵抗を下げるためそれ自体
が低抵抗の半導体又は金属材料で構成されることが好し
い。この実施例では、Ｎ形高不純物濃度のポリＳｔが用
いられている。ドレイン引出し領域１０５の表面には、
ドレイン電極１１３とのコンタクト抵抗を最小に抑える
ためにＮ＋ ドレインコンタクト領域１０１が形成され
ている。ドレイン引出し領域１０５の下方側では、バル
ク内での抵抗を下げる目的から低抵抗のＮ＋基板１１２
がドレイン引出し領域１０５と比較的抵抗の高いＮエピ
層１０２とをつないでいる。
が低抵抗の半導体又は金属材料で構成されることが好し
い。この実施例では、Ｎ形高不純物濃度のポリＳｔが用
いられている。ドレイン引出し領域１０５の表面には、
ドレイン電極１１３とのコンタクト抵抗を最小に抑える
ためにＮ＋ ドレインコンタクト領域１０１が形成され
ている。ドレイン引出し領域１０５の下方側では、バル
ク内での抵抗を下げる目的から低抵抗のＮ＋基板１１２
がドレイン引出し領域１０５と比較的抵抗の高いＮエピ
層１０２とをつないでいる。
なお、ドレイン引出し領域１０５の下面は、上述のよう
に、Ｎ＋基板１１２に達するように形成されているが、
これはデバイスに要求される耐圧によっては、Ｎエピ層
１０２の部分で止めてより浅く形成することも考えられ
る。
に、Ｎ＋基板１１２に達するように形成されているが、
これはデバイスに要求される耐圧によっては、Ｎエピ層
１０２の部分で止めてより浅く形成することも考えられ
る。
第１図（Ｂ）は、第１図（Ａ）の平面パターンの構成例
を示している。この実施例の目的は、Ｐ形チャネル領域
１０３とＮ＋ ドレインコンタクト領域１０１との間の
距離を短くしてオン抵抗を下げることであるから、Ｐ形
チャネル領域１０３とＮ＋ ドレインコンタクト領域１
０１はゲート１０７を挟んで隣接している必要があり、
その配置は同図のような平行ストライブ状となる。した
がってチップ表面のドレイン電極１１３、ソース電極１
１６の配置は第１図（Ｂ）及び第３図のようないわゆる
櫛歯電極となる。第３図において、１０９はＡ愛ゲート
電極配線、１１５はゲートポンディングパッド、１１４
はドレイン、ポンディングパッド、１１７はソースボン
デイングパ１．ドである。
を示している。この実施例の目的は、Ｐ形チャネル領域
１０３とＮ＋ ドレインコンタクト領域１０１との間の
距離を短くしてオン抵抗を下げることであるから、Ｐ形
チャネル領域１０３とＮ＋ ドレインコンタクト領域１
０１はゲート１０７を挟んで隣接している必要があり、
その配置は同図のような平行ストライブ状となる。した
がってチップ表面のドレイン電極１１３、ソース電極１
１６の配置は第１図（Ｂ）及び第３図のようないわゆる
櫛歯電極となる。第３図において、１０９はＡ愛ゲート
電極配線、１１５はゲートポンディングパッド、１１４
はドレイン、ポンディングパッド、１１７はソースボン
デイングパ１．ドである。
次に、第２図を用いて、上述のように構成されたＬＤＭ
Ｏ８の動作を説明する。
Ｏ８の動作を説明する。
まず、ゲート・ソース間電圧ＶＧＳが閾値電圧ＶＴＨに
対しＶＧＳ＜ＶＴＨのときはチャネルは遮断状態にあり
、ドレイン・ソース間電圧ＶＤＳによってバルク（Ｎエ
ピ層）内部に空乏層１２２が広がっている（第２図（Ａ
））。これによってＰ形チャネル領域１０３とＮエピ層
１０２の間のＰＮ接合にかかる電界は緩和されドレイン
・ソース間耐圧ＢＶＤＳ及びドレイン・ゲート間耐圧Ｂ
ＶＤＧが確保される。
対しＶＧＳ＜ＶＴＨのときはチャネルは遮断状態にあり
、ドレイン・ソース間電圧ＶＤＳによってバルク（Ｎエ
ピ層）内部に空乏層１２２が広がっている（第２図（Ａ
））。これによってＰ形チャネル領域１０３とＮエピ層
１０２の間のＰＮ接合にかかる電界は緩和されドレイン
・ソース間耐圧ＢＶＤＳ及びドレイン・ゲート間耐圧Ｂ
ＶＤＧが確保される。
従来問題となっていたコンタクト用のＮ＋ ドレイン領
域とＰ形チャネル領域間（第９図の１２５、！＝１．０
３間）の耐圧については、ドレイン引出し領域１０５と
Ｐ形チャネル領域１０３の間の絶縁膜］０６によって仕
切ったので面積をとらずに高い絶縁耐圧を得ている。
域とＰ形チャネル領域間（第９図の１２５、！＝１．０
３間）の耐圧については、ドレイン引出し領域１０５と
Ｐ形チャネル領域１０３の間の絶縁膜］０６によって仕
切ったので面積をとらずに高い絶縁耐圧を得ている。
次に、ＶＧＳ≧ＶＴＨのときは第２図（Ｂ）に示すよう
にＰ形チャネル領域１０３の表面が反転してチャネル１
２０が生じ、導通状態となる。同図中、矢印］２］は電
子の流れを示している。電子１２１は、ソース電極１１
６よりＮ＋ソース領域１０４、チャネル１２０、Ｎエピ
層１０２、Ｎ＋基板１１２、ドレイン引出し領域１０５
と流れＮ４ ドレインコンタクト領域１０１よりドレイ
ン電極１１３へと流れる。ドレイン引出し領域１０５は
金属又は低比抵抗半導体でありＮ＋基板１］２もたかだ
か数μｍ〜１０μｍの距離を流れるたけであるから、従
来のＶＤＭＯ３て問題になった基板抵抗によるオン抵抗
増大の問題が改善される。また、絶縁膜１０６による分
離効果で、Ｐ形チャネル領域・Ｎ＋ トレインコンタク
ト領域間距離りを従来のＬＤＭＯ３よりも小さくするこ
とができる。即ちチャネル密度の向上によるオン抵抗の
低減が実現できる。
にＰ形チャネル領域１０３の表面が反転してチャネル１
２０が生じ、導通状態となる。同図中、矢印］２］は電
子の流れを示している。電子１２１は、ソース電極１１
６よりＮ＋ソース領域１０４、チャネル１２０、Ｎエピ
層１０２、Ｎ＋基板１１２、ドレイン引出し領域１０５
と流れＮ４ ドレインコンタクト領域１０１よりドレイ
ン電極１１３へと流れる。ドレイン引出し領域１０５は
金属又は低比抵抗半導体でありＮ＋基板１］２もたかだ
か数μｍ〜１０μｍの距離を流れるたけであるから、従
来のＶＤＭＯ３て問題になった基板抵抗によるオン抵抗
増大の問題が改善される。また、絶縁膜１０６による分
離効果で、Ｐ形チャネル領域・Ｎ＋ トレインコンタク
ト領域間距離りを従来のＬＤＭＯ３よりも小さくするこ
とができる。即ちチャネル密度の向上によるオン抵抗の
低減が実現できる。
次いて、第４図ないし第７図には、この発明の他の実施
例を示す。
例を示す。
この実施例は前記一実施例の持つ特徴に加え、基板表面
の電極金属を２層に形成することにより電極抵抗を下げ
るとともに、よりチャネル密度の高いセル配置を可能に
したものである。
の電極金属を２層に形成することにより電極抵抗を下げ
るとともに、よりチャネル密度の高いセル配置を可能に
したものである。
前記一実施例の場合、その表面電極の配置は第３図に示
した櫛歯パターンとなり、ソース電極１１６、ドレイン
電極１１３はそれぞれ電流容量に見合った幅が必要とな
る。大電流のパワーＭＯ３ＦＥＴの場合、この電極幅は
数１０μｍにも及ぶことがある。即ちＰ形チャネル領域
１０３とＮ＋ ドレインコンタクト領域１０１がそれだ
け離れることになる訳であり大電流素子ではセル密度を
高めるという効果が少なくなるおそれかある。
した櫛歯パターンとなり、ソース電極１１６、ドレイン
電極１１３はそれぞれ電流容量に見合った幅が必要とな
る。大電流のパワーＭＯ３ＦＥＴの場合、この電極幅は
数１０μｍにも及ぶことがある。即ちＰ形チャネル領域
１０３とＮ＋ ドレインコンタクト領域１０１がそれだ
け離れることになる訳であり大電流素子ではセル密度を
高めるという効果が少なくなるおそれかある。
これに対し、この実施例では、第１層目のソース電極］
１６ａがＮ＋ ドレインコンタクト領域１０１、の周辺
を除いてほぼチップ全面に形成され、さらに、このソー
ス電極１１６ａ上に層間絶縁膜１］］を介して第２層目
のドレイン電極１１３ａかチップ全面に形成されている
。このため、基板表面の電極中での収集抵抗はＶＤＭＯ
３並に低く抑えられる。
１６ａがＮ＋ ドレインコンタクト領域１０１、の周辺
を除いてほぼチップ全面に形成され、さらに、このソー
ス電極１１６ａ上に層間絶縁膜１］］を介して第２層目
のドレイン電極１１３ａかチップ全面に形成されている
。このため、基板表面の電極中での収集抵抗はＶＤＭＯ
３並に低く抑えられる。
さらに、重要な特徴として、前記一実施例てはそのＮ＋
ソース領域、Ｐ形チャネル領域及びＮ＋ドレインコンタ
クト領域の配置が平行ストライプ状に限られるのに対し
、この実施例ではこの制約がなくなり自由なセル配置を
採ることができる。
ソース領域、Ｐ形チャネル領域及びＮ＋ドレインコンタ
クト領域の配置が平行ストライプ状に限られるのに対し
、この実施例ではこの制約がなくなり自由なセル配置を
採ることができる。
セル配置の例を第５図及び第６図に示す。
第５図はセル輪郭を六角形に、Ｎ＋ソース領域、Ｎ＋
ドレインコンタクト領域の拡散マスクをなすゲートポリ
Ｓｉ開口部を円形にしたものである。
ドレインコンタクト領域の拡散マスクをなすゲートポリ
Ｓｉ開口部を円形にしたものである。
このような丸セル六角配置は最もチャネル密度の高いセ
ル配置であると言われており、特に、この実施例のＬＤ
ＭＯ５の場合、耐圧確保のためにゲ一トポリＳｔ幅を大
きく取る必要がないためにＶＤＭＯ８に比較してチップ
面積増は最小限に抑えられる。第６図ではセル輪郭を正
方形に、ゲートポリＳｉ開口部を四角形にしている。こ
の実施例では配線の自由度が高いのてこの他にも六角セ
ルやストライプセルその地名種形状のセルパターンが考
えられる。
ル配置であると言われており、特に、この実施例のＬＤ
ＭＯ５の場合、耐圧確保のためにゲ一トポリＳｔ幅を大
きく取る必要がないためにＶＤＭＯ８に比較してチップ
面積増は最小限に抑えられる。第６図ではセル輪郭を正
方形に、ゲートポリＳｉ開口部を四角形にしている。こ
の実施例では配線の自由度が高いのてこの他にも六角セ
ルやストライプセルその地名種形状のセルパターンが考
えられる。
以上述べたように、この実施例は、オン抵抗低減の効果
が極めて大きく、表面電極形成工程が複雑になる点を考
慮に入れても大電流形ＬＤＭＯ８の実現に大いに有効で
ある。
が極めて大きく、表面電極形成工程が複雑になる点を考
慮に入れても大電流形ＬＤＭＯ８の実現に大いに有効で
ある。
次いて、第７図を用いて、この実施例に係るＬＤＭＯ８
の製造方法の一例を説明する。
の製造方法の一例を説明する。
（ａ、 ｂ）Ｎ＋基板又はＮ＋埋込層］］２の上にＮエ
ビ層１０２を成長したＳｌウェーハを用意し、Ｓｉ３Ｎ
４膜をマスクにしたりアクティブイオンエッチ（ＲＩ
Ｅ）てＮエピ層１０２の部分にドレイン引出し領域を形
成するための溝１２６を形成する。
ビ層１０２を成長したＳｌウェーハを用意し、Ｓｉ３Ｎ
４膜をマスクにしたりアクティブイオンエッチ（ＲＩ
Ｅ）てＮエピ層１０２の部分にドレイン引出し領域を形
成するための溝１２６を形成する。
（ｃＳｄ）溝１２６の内面を酸化し、Ｎ＋ ドレインコ
ンタクト領域とＮエピ層１０２を分離するための絶縁膜
１０６としての酸化膜を形成する。エツチングにより溝
１２６の側面のみに酸化膜を残す。
ンタクト領域とＮエピ層１０２を分離するための絶縁膜
１０６としての酸化膜を形成する。エツチングにより溝
１２６の側面のみに酸化膜を残す。
（ｅ）高融点金属又はＮ形高不純物濃度のポリＳＬを蒸
着法、ＣＶＤ法などによって溝１２６に埋込みドレイン
引出し領域１０５を形成する。最近ではＳｉの選択エピ
タキシャル成長も可能になっているのでこれを使用して
もよい。この工程で微細デバイス形成にとって重要なウ
ェーハ表面の平坦化も同時に達成される。
着法、ＣＶＤ法などによって溝１２６に埋込みドレイン
引出し領域１０５を形成する。最近ではＳｉの選択エピ
タキシャル成長も可能になっているのでこれを使用して
もよい。この工程で微細デバイス形成にとって重要なウ
ェーハ表面の平坦化も同時に達成される。
（ｒ）表面にゲート５ｉ０２１０８を形成し、その上に
ポリＳＬを堆積してパターニングすることによりゲート
１０７を形成する。
ポリＳＬを堆積してパターニングすることによりゲート
１０７を形成する。
（ｇ）ゲート１０７をマスクにしてボロンイオンをイオ
ン注入、ドライブインすることにより、Ｐ形チャネル領
域１０３を形成する。
ン注入、ドライブインすることにより、Ｐ形チャネル領
域１０３を形成する。
（ｈ）図示省略のレジスト及びポリＳｔのゲート１０７
をマスクにしてヒ素イオンをイオン注入、ドライブイン
することにより、Ｎ＋ソース領域１０４及びＮ＋ ドレ
インコンタクト領域１０１を形成する。次いで基板表面
に、中間絶縁膜１１０としてＰＳＧ又はＳｉ３Ｎ４或い
はこれらの組合わせ膜を堆積する。
をマスクにしてヒ素イオンをイオン注入、ドライブイン
することにより、Ｎ＋ソース領域１０４及びＮ＋ ドレ
インコンタクト領域１０１を形成する。次いで基板表面
に、中間絶縁膜１１０としてＰＳＧ又はＳｉ３Ｎ４或い
はこれらの組合わせ膜を堆積する。
（ｉ）中間絶縁膜１１０のコンタクト部分を開口し、１
層目のＡｎ膜を蒸着してパターニングすることにより第
１層配線となるソース電極１１６ａを形成する。
層目のＡｎ膜を蒸着してパターニングすることにより第
１層配線となるソース電極１１６ａを形成する。
（ｊ）ソース電極１１６ａ上に、層間絶縁膜１１１を形
成する。
成する。
０［）層間絶縁膜１１１に第２層配線とのコンタクト部
を開口後、２層目のＡｆＬ膜を蒸着し、パターニングし
て第２層配線となるドレイン電極１１３ａを形成する。
を開口後、２層目のＡｆＬ膜を蒸着し、パターニングし
て第２層配線となるドレイン電極１１３ａを形成する。
この２層目のＡＩＬ膜は、ドレイン電極１１３ａとして
用いられる他、各ポンディングパッドの形成にも用いら
れる。
用いられる他、各ポンディングパッドの形成にも用いら
れる。
なお、上述の各実施例ではＮチャネルのＬＤＭＯ８につ
いて説明したが、ＰチャネルのＬＤＭＯ８や類似構造の
絶縁ゲート形トランジスタ（ＩＧＴ）などへ適用した場
合も本発明に含まれることは明らかである。
いて説明したが、ＰチャネルのＬＤＭＯ８や類似構造の
絶縁ゲート形トランジスタ（ＩＧＴ）などへ適用した場
合も本発明に含まれることは明らかである。
［発明の効果］
以上説明したように、この発明によれば、ドレイン領域
を成す第１導電形の半導体基体と、この半導体基体の一
主面側に形成された第２導電形のチャネル領域と、この
チャネル領域内に形成された第１導電形のソース領域と
、このソース領域と前記ドレイン領域との間における前
記チャネル領域上に形成された絶縁ゲートと、前記半導
体基体のドレイン領域に当該半導体基体の一主面から所
要深さに形成され周面が絶縁膜により当該ドレイン領域
から絶縁されるとともに底面で当該ドレイン領域に接続
されるドレイン引出し領域と、前記ソース領域、絶縁ゲ
ート及びドレイン引出し領域にそれぞれ接続され前記半
導体基体の一主面側に設けられた各電極とを具備させた
ため、ドレイン・ソース間耐圧を所定値以上に保持しつ
つセルの微細化が可能となってセル密度の向上、ひいて
はチャネル密度を向上させることができ、また基体部分
によるオン抵抗への影響が顕著に減少して十分に低オン
抵抗化を実現することができる。
を成す第１導電形の半導体基体と、この半導体基体の一
主面側に形成された第２導電形のチャネル領域と、この
チャネル領域内に形成された第１導電形のソース領域と
、このソース領域と前記ドレイン領域との間における前
記チャネル領域上に形成された絶縁ゲートと、前記半導
体基体のドレイン領域に当該半導体基体の一主面から所
要深さに形成され周面が絶縁膜により当該ドレイン領域
から絶縁されるとともに底面で当該ドレイン領域に接続
されるドレイン引出し領域と、前記ソース領域、絶縁ゲ
ート及びドレイン引出し領域にそれぞれ接続され前記半
導体基体の一主面側に設けられた各電極とを具備させた
ため、ドレイン・ソース間耐圧を所定値以上に保持しつ
つセルの微細化が可能となってセル密度の向上、ひいて
はチャネル密度を向上させることができ、また基体部分
によるオン抵抗への影響が顕著に減少して十分に低オン
抵抗化を実現することができる。
第１図ないし第３図はこの発明に係る半導体装置の一実
施例を示すもので、第１図は構造を示す縦断面図及び平
面図、第２図は動作を説明するための縦断面図、第３図
はチップ表面の電極パターンの構成例を示す平面図、第
４図ないし第７図はこの発明の他の実施例を示すもので
、第４図は構造を示す縦断面図、第５図はセル配置例を
示す平面図、第６図はセル配置の他の例を示す平面図、
第７図は製造方法の一例を示す工程図、第８図は従来の
ＶＤＭＯ３を示す図、第９図は他の従来例であるＬＤＭ
Ｏ３を示す縦断面図である。 １０１：Ｎ＋ ドレインコンタクト領域、１０２ ：
Ｎ＋基板とともに第１導電形の半導体基体を構成するＮ
エピ層、 １０３：Ｐ形チャネル領域、 １０４：Ｎ＋ソース領域、 １０５ニドレイン引出し領域、 １０６：絶縁膜、 １ｏ７：ゲート、１０８：ゲート
５ｉ０２、 １１２・Ｎ＋基板、１１３．１１．３ ａ
： ドレイン電極、］］６、］、 １．６ ａ ：ソ
ース電極。
施例を示すもので、第１図は構造を示す縦断面図及び平
面図、第２図は動作を説明するための縦断面図、第３図
はチップ表面の電極パターンの構成例を示す平面図、第
４図ないし第７図はこの発明の他の実施例を示すもので
、第４図は構造を示す縦断面図、第５図はセル配置例を
示す平面図、第６図はセル配置の他の例を示す平面図、
第７図は製造方法の一例を示す工程図、第８図は従来の
ＶＤＭＯ３を示す図、第９図は他の従来例であるＬＤＭ
Ｏ３を示す縦断面図である。 １０１：Ｎ＋ ドレインコンタクト領域、１０２ ：
Ｎ＋基板とともに第１導電形の半導体基体を構成するＮ
エピ層、 １０３：Ｐ形チャネル領域、 １０４：Ｎ＋ソース領域、 １０５ニドレイン引出し領域、 １０６：絶縁膜、 １ｏ７：ゲート、１０８：ゲート
５ｉ０２、 １１２・Ｎ＋基板、１１３．１１．３ ａ
： ドレイン電極、］］６、］、 １．６ ａ ：ソ
ース電極。
Claims (1)
- 【特許請求の範囲】 ドレイン領域を成す第１導電形の半導体基体と、該半
導体基体の一主面側に形成された第２導電形のチャネル
領域と、 該チャネル領域内に形成された第１導電形のソース領域
と、 該ソース領域と前記ドレイン領域との間における前記チ
ャネル領域上に形成された絶縁ゲートと、前記半導体基
体のドレイン領域に当該半導体基体の一主面から所要深
さに形成され周面が絶縁膜により当該ドレイン領域から
絶縁されるとともに底面で当該ドレイン領域に接続され
るドレイン引出し領域と、 前記ソース領域、絶縁ゲート及びドレイン引出し領域に
それぞれ接続され前記半導体基体の一主面側に設けられ
た各電極と を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2297226A JP3008480B2 (ja) | 1990-11-05 | 1990-11-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2297226A JP3008480B2 (ja) | 1990-11-05 | 1990-11-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04171765A true JPH04171765A (ja) | 1992-06-18 |
| JP3008480B2 JP3008480B2 (ja) | 2000-02-14 |
Family
ID=17843803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2297226A Expired - Fee Related JP3008480B2 (ja) | 1990-11-05 | 1990-11-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3008480B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7531876B2 (en) | 2004-09-24 | 2009-05-12 | Kabushiki Kaisha Toshiba | Semiconductor device having power semiconductor elements |
| JP2009135423A (ja) * | 2007-11-09 | 2009-06-18 | Denso Corp | 半導体装置 |
| US8097921B2 (en) | 2007-11-09 | 2012-01-17 | Denso Corporation | Semiconductor device with high-breakdown-voltage transistor |
| JP2012054346A (ja) * | 2010-08-31 | 2012-03-15 | Denso Corp | 半導体装置 |
| JP2016536782A (ja) * | 2013-10-03 | 2016-11-24 | 日本テキサス・インスツルメンツ株式会社 | トレンチゲートトレンチフィールドプレート半垂直半横方向ｍｏｓｆｅｔ |
| US10141399B2 (en) | 2015-03-16 | 2018-11-27 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
1990
- 1990-11-05 JP JP2297226A patent/JP3008480B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7531876B2 (en) | 2004-09-24 | 2009-05-12 | Kabushiki Kaisha Toshiba | Semiconductor device having power semiconductor elements |
| JP2009135423A (ja) * | 2007-11-09 | 2009-06-18 | Denso Corp | 半導体装置 |
| JP2010206235A (ja) * | 2007-11-09 | 2010-09-16 | Denso Corp | 半導体装置 |
| US8097921B2 (en) | 2007-11-09 | 2012-01-17 | Denso Corporation | Semiconductor device with high-breakdown-voltage transistor |
| US8436419B2 (en) | 2007-11-09 | 2013-05-07 | Denso Corporation | Semiconductor device with high-breakdown-voltage transistor |
| JP2012054346A (ja) * | 2010-08-31 | 2012-03-15 | Denso Corp | 半導体装置 |
| JP2016536782A (ja) * | 2013-10-03 | 2016-11-24 | 日本テキサス・インスツルメンツ株式会社 | トレンチゲートトレンチフィールドプレート半垂直半横方向ｍｏｓｆｅｔ |
| US10141399B2 (en) | 2015-03-16 | 2018-11-27 | Kabushiki Kaisha Toshiba | Semiconductor device |
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| Publication number | Publication date |
|---|---|
| JP3008480B2 (ja) | 2000-02-14 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081203 Year of fee payment: 9 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091203 Year of fee payment: 10 |
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