JPS63266882A - 縦型絶縁ゲ−ト電界効果トランジスタ - Google Patents
縦型絶縁ゲ−ト電界効果トランジスタInfo
- Publication number
- JPS63266882A JPS63266882A JP62099846A JP9984687A JPS63266882A JP S63266882 A JPS63266882 A JP S63266882A JP 62099846 A JP62099846 A JP 62099846A JP 9984687 A JP9984687 A JP 9984687A JP S63266882 A JPS63266882 A JP S63266882A
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- JP
- Japan
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- gate
- wells
- conductivity type
- region
- groove
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
- H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/512—Disposition of the gate electrodes, e.g. buried gates
- H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲート型電界効果トランジスタに係り、特
に高耐圧化、低オン抵抗化、かつ高集積化に好適な絶縁
ゲート型電界効果トランジスタに関する。
に高耐圧化、低オン抵抗化、かつ高集積化に好適な絶縁
ゲート型電界効果トランジスタに関する。
従来電力用のＭＯＳＦＥＴについては、第２図に示す様
な縦型２重拡散ＭＯ３ＦＥＴ （以下、ＶＤＭＯ８，！
：、呼ぶ）の構造がとられる場合が多かった。この構造
はチャネル導電型がｎの場合、素子が形成される半導体
基板の表面にｎ型不純物がドープされたウェルがあり、
ウェル内には高濃度のｎ型不純物がドープされたソース
が形成されている。ｎ型不純物が高濃度にドープされた
ドレイン領域は素子の耐圧に応じて一定の深さに形成さ
れる。ウェルと高濃度のトレイン領域にはさまれた部分
は比較的低濃度のｎ型不導物が導入されておりドリフト
領域と呼ばれる。この素子のソース、ドレイン間耐圧は
ドリフト領域の厚さおよび濃度によって決まり、所期の
耐圧に見合う様に厚さと濃度に設定される。
な縦型２重拡散ＭＯ３ＦＥＴ （以下、ＶＤＭＯ８，！
：、呼ぶ）の構造がとられる場合が多かった。この構造
はチャネル導電型がｎの場合、素子が形成される半導体
基板の表面にｎ型不純物がドープされたウェルがあり、
ウェル内には高濃度のｎ型不純物がドープされたソース
が形成されている。ｎ型不純物が高濃度にドープされた
ドレイン領域は素子の耐圧に応じて一定の深さに形成さ
れる。ウェルと高濃度のトレイン領域にはさまれた部分
は比較的低濃度のｎ型不導物が導入されておりドリフト
領域と呼ばれる。この素子のソース、ドレイン間耐圧は
ドリフト領域の厚さおよび濃度によって決まり、所期の
耐圧に見合う様に厚さと濃度に設定される。
ウェルの上部に配置さ九たゲートに電圧が印加されると
、ウェル内の半導体基板表面にはｎ型反転層が形成され
ソースとドレインの間に電流が流れる。
、ウェル内の半導体基板表面にはｎ型反転層が形成され
ソースとドレインの間に電流が流れる。
実際のＶＤＭＯ８では第２図中にＡで示した部分（セル
）が繰り返し配置されひとつのＶＤＭＯ８を構成してい
る。Ａの寸法ａは製造プロセス上あるいは素子特性上許
容される限り、小さく設計される。こうすることにより
単位面積当りに含まれる電流通路の数を最大にすること
ができる。
）が繰り返し配置されひとつのＶＤＭＯ８を構成してい
る。Ａの寸法ａは製造プロセス上あるいは素子特性上許
容される限り、小さく設計される。こうすることにより
単位面積当りに含まれる電流通路の数を最大にすること
ができる。
電力用ＭＯ３ＦＥＴにおける重要な特性のひとつとして
素子面積とオン抵抗の積（以下Ｒｏｎｓと呼ぶ）がある
。一定の素子面積で比較した場合この値が小さい積電流
を流したときのソース、ドレイン間の電圧降下が小さく
、素子で消費される電力を小さくすることができる。Ｒ
ｏｎｓを下げるには素子自身の抵抗を下げるか、素子面
積を縮小する必要がある。
素子面積とオン抵抗の積（以下Ｒｏｎｓと呼ぶ）がある
。一定の素子面積で比較した場合この値が小さい積電流
を流したときのソース、ドレイン間の電圧降下が小さく
、素子で消費される電力を小さくすることができる。Ｒ
ｏｎｓを下げるには素子自身の抵抗を下げるか、素子面
積を縮小する必要がある。
第３図に示した斜線部はドリフト領域内の電流の通路を
示している。基板表面から深さ方向に見るとウェル１３
にはさまれた領域がせまくなってネックとなった後ドレ
イン１２に向かって広がっていることがわかる。ネック
が形成されるのは半導体基板の縦方向に寄生的にできる
接合型電界効果トランジスタ（以後ＪＦＥＴと呼ぶ）の
効果によるものである。つまりドリフト領域に電流が流
れるとドリフト領域の抵抗成分により電流通路にそって
電位差が生じ、接地電位に固定されたソース１２および
ウェル１．３とドリフト領域１１の間の電位差によりウ
ェルとドリフト領域の間の接合が逆バイアスされ、比較
的不純物濃度の低いドリフト領域側に空乏層が拡がって
電流通路がせばめれるものである。このＪＦＥＴの効果
はドレイン印加電圧が高い程またドレイン電流が大きい
程大きくなる。このＪＦＥＴの効果が作用する領域の抵
抗をＲＪＦとする。ＶＤＭＯ８におけるソース端子Ｓと
ドレイン端子り間の抵抗はＲＪＦの他にソース領域の抵
抗Ｒｓ、チャネル抵抗Ｒｃ 、ドリフト領域の抵抗ＲＤ
によって表わすことができる。
示している。基板表面から深さ方向に見るとウェル１３
にはさまれた領域がせまくなってネックとなった後ドレ
イン１２に向かって広がっていることがわかる。ネック
が形成されるのは半導体基板の縦方向に寄生的にできる
接合型電界効果トランジスタ（以後ＪＦＥＴと呼ぶ）の
効果によるものである。つまりドリフト領域に電流が流
れるとドリフト領域の抵抗成分により電流通路にそって
電位差が生じ、接地電位に固定されたソース１２および
ウェル１．３とドリフト領域１１の間の電位差によりウ
ェルとドリフト領域の間の接合が逆バイアスされ、比較
的不純物濃度の低いドリフト領域側に空乏層が拡がって
電流通路がせばめれるものである。このＪＦＥＴの効果
はドレイン印加電圧が高い程またドレイン電流が大きい
程大きくなる。このＪＦＥＴの効果が作用する領域の抵
抗をＲＪＦとする。ＶＤＭＯ８におけるソース端子Ｓと
ドレイン端子り間の抵抗はＲＪＦの他にソース領域の抵
抗Ｒｓ、チャネル抵抗Ｒｃ 、ドリフト領域の抵抗ＲＤ
によって表わすことができる。
上記従来技術はソース、ドレイン間の耐圧を維持した上
でオン抵抗の増加を招かずに素子面積を減少させること
は困難であった。
でオン抵抗の増加を招かずに素子面積を減少させること
は困難であった。
第３図に示した隣接するゲートの間の距ＭＳはソース１
４およびウェル１３の電位を与えるためのｐ型窩濃度層
］５と配線の接触をとるためのスペースである。Ｓは素
子を形成するプロセスの加工精度に依存するもので、製
造装置やプロセスフローを特定すれば決まってしまい、
減らすことはできない。次にウェル間隔Ｑを変化させた
場合を考える。Ωに対する素子面積とオン抵抗の積の関
係を第７図に示す。Ｑの小さい範囲では第４図に示す様
にＪＦＥＴの効果による電流通路のネックがさらに細く
なりＲＪＦが増大してＲｏｎｓは増加する。Ｑを大きく
するとＪＦＥＴの効果が弱くなる・かわりに面積が不必
要に増えてしまい、Ｒｏｎｓはやはり増加する。結果と
して第５図の様にＱの設計値として最適点が存在し、こ
の点に対するＲｏｎｓを下げるには、耐圧の仕様を下げ
るか、より微細なパターンが加工できるプロセスを採用
する必要があった。
４およびウェル１３の電位を与えるためのｐ型窩濃度層
］５と配線の接触をとるためのスペースである。Ｓは素
子を形成するプロセスの加工精度に依存するもので、製
造装置やプロセスフローを特定すれば決まってしまい、
減らすことはできない。次にウェル間隔Ｑを変化させた
場合を考える。Ωに対する素子面積とオン抵抗の積の関
係を第７図に示す。Ｑの小さい範囲では第４図に示す様
にＪＦＥＴの効果による電流通路のネックがさらに細く
なりＲＪＦが増大してＲｏｎｓは増加する。Ｑを大きく
するとＪＦＥＴの効果が弱くなる・かわりに面積が不必
要に増えてしまい、Ｒｏｎｓはやはり増加する。結果と
して第５図の様にＱの設計値として最適点が存在し、こ
の点に対するＲｏｎｓを下げるには、耐圧の仕様を下げ
るか、より微細なパターンが加工できるプロセスを採用
する必要があった。
本発明の目的は素子の耐圧を損なわずまた特進んだ加工
精度を要求することなくＶＤＭＯ３のＲｏｎｓを低減で
きる構造を提供することにある。
精度を要求することなくＶＤＭＯ３のＲｏｎｓを低減で
きる構造を提供することにある。
上記目的は第１図に示す様にウェル］３ではさまれた領
域に溝２０を堀り、溝内にもゲートを形成することより
達成される。
域に溝２０を堀り、溝内にもゲートを形成することより
達成される。
ゲート１７に電圧が印加されＶＤＭＯ８がオン状態にあ
るとき、ドリフト領域１１の溝２０に接する部分は電荷
蓄積状態にあり低抵抗となる。従ってウェルからドリフ
ト領域に向かって空乏層が拡がっても溝周辺に電荷蓄積
層があるために、Ｊ ＦＥＴ効果によるオン抵抗の増大
を抑えることができる。
るとき、ドリフト領域１１の溝２０に接する部分は電荷
蓄積状態にあり低抵抗となる。従ってウェルからドリフ
ト領域に向かって空乏層が拡がっても溝周辺に電荷蓄積
層があるために、Ｊ ＦＥＴ効果によるオン抵抗の増大
を抑えることができる。
このためウェルの間隔ρを短かくすることができ、Ｒｏ
ｎｓの低い高集積可能なＶＤＭＯ８を実現することがで
きる。
ｎｓの低い高集積可能なＶＤＭＯ８を実現することがで
きる。
以下、本発明の一実施例を第１図により説明する。
半導体基板の第１の表面側から形成された第１導電型の
ドリフト領域１１上に第２の導電型不純物を導入してウ
ェル１３を形成し、ウェル１３内に第１導電型不純物を
高濃度に導入してソース１４を形成する。ウェル端部と
ウェル内に形成されたソースの余裕部分は表面反転チャ
ネルが形成される部分である。ウェル１３から基板深さ
方向に一定深さ離れたところに第１導電型不純物を高濃
度に導入したドレイン１２を形成する。このときウェル
１３とドレイン１２にはさまれたドリフト領域１１の厚
さは所期の耐圧を満足する厚さに設定せねばならない。
ドリフト領域１１上に第２の導電型不純物を導入してウ
ェル１３を形成し、ウェル１３内に第１導電型不純物を
高濃度に導入してソース１４を形成する。ウェル端部と
ウェル内に形成されたソースの余裕部分は表面反転チャ
ネルが形成される部分である。ウェル１３から基板深さ
方向に一定深さ離れたところに第１導電型不純物を高濃
度に導入したドレイン１２を形成する。このときウェル
１３とドレイン１２にはさまれたドリフト領域１１の厚
さは所期の耐圧を満足する厚さに設定せねばならない。
チャネルを形成すべきウェル領域の上部にゲート酸化膜
１６を介してゲート電極１７を形成する。ゲートにしき
い電圧を越える電圧を印加すると、ウェル表面には反転
チャネルが形成され、このチャネルによりソースとドリ
フト領域は電気的に導通状態となる。ウェル１３の電位
をとるために高濃度の第２導電型層１５を形成し、これ
とソースが共通となる様に配線電極を接続する。隣接す
るウェルの間に溝を形成し、この溝内にもゲートを形成
し先述のゲー１〜］−７と共通とする。これによりゲー
トに電圧が印加されて素子がオン状態にあるときは溝周
辺のドリフト領域は電荷蓄積状態に寄生のＪ ＦＥＴ効
果を低減することができる。
１６を介してゲート電極１７を形成する。ゲートにしき
い電圧を越える電圧を印加すると、ウェル表面には反転
チャネルが形成され、このチャネルによりソースとドリ
フト領域は電気的に導通状態となる。ウェル１３の電位
をとるために高濃度の第２導電型層１５を形成し、これ
とソースが共通となる様に配線電極を接続する。隣接す
るウェルの間に溝を形成し、この溝内にもゲートを形成
し先述のゲー１〜］−７と共通とする。これによりゲー
トに電圧が印加されて素子がオン状態にあるときは溝周
辺のドリフト領域は電荷蓄積状態に寄生のＪ ＦＥＴ効
果を低減することができる。
本発明の他の実施例を第７図に示す。ここではゲートを
除く他の部分は総て前述の第１の実施例と同様である。
除く他の部分は総て前述の第１の実施例と同様である。
ただし、溝内のゲー１−１７ ’をゲ−１〜１７と共通
にせず任意の電位を与えられることを特徴としている。
にせず任意の電位を与えられることを特徴としている。
これにより第１の実施例と同様の効果を維持しながらゲ
ート容量を低減でき高速のスイッチング動作が可能とな
る。
ート容量を低減でき高速のスイッチング動作が可能とな
る。
本発明によればＶＤＭＯ８においてオン抵抗を増大させ
ることなくウェル間のスペースを縮小できるためＲｏｎ
ｓを低減する効果がある。
ることなくウェル間のスペースを縮小できるためＲｏｎ
ｓを低減する効果がある。
第１図は本発明を実施したＶＤＭＯ８の断面図、第２図
は従来のＶＤＭＯ８の断面図、第３図、第４図は従来Ｖ
ＤＭＯ３における電流通路と抵抗成分を示す図、第５図
はウェル間隔ＱとＲｏｎｓの関係を示す図、第６図は本
発明を実施したＶＤＭＯ５における電流通路と抵抗成分
を示す図、第７図は本発明の他の実施例にもとづ＜ＶＤ
ＭＯ５の断面図である。 １１・・・ドリフト領域、１２−＝ドレイン、１３・・
ウェル、１４・・・ソース、１５・・・ウェル電位引き
上げ、１６・・・ゲート酸化膜、１７・・・ゲート、１
８・・層間絶縁膜、］９・・・配線。
は従来のＶＤＭＯ８の断面図、第３図、第４図は従来Ｖ
ＤＭＯ３における電流通路と抵抗成分を示す図、第５図
はウェル間隔ＱとＲｏｎｓの関係を示す図、第６図は本
発明を実施したＶＤＭＯ５における電流通路と抵抗成分
を示す図、第７図は本発明の他の実施例にもとづ＜ＶＤ
ＭＯ５の断面図である。 １１・・・ドリフト領域、１２−＝ドレイン、１３・・
ウェル、１４・・・ソース、１５・・・ウェル電位引き
上げ、１６・・・ゲート酸化膜、１７・・・ゲート、１
８・・層間絶縁膜、］９・・・配線。
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に第１導電型のソース領域と第２導電
型からなる基板領域、半導体基板内に第１導電型のドレ
イン領域、基体領域とドレイン領域の間にドレイン領域
あるいは基板領域に比較して低い不純物濃度の第１導電
型のドリフト領域を備えた縦型絶縁ゲート電界効果トラ
ンジスタにおいて隣接する基体領域の間の半導体基板に
溝を形成し、この溝内にゲート電極を形成したことを特
徴とする縦型絶縁ゲート電界効果トランジスタ。 ２、特許請求の範囲第１項記載の縦型絶縁ゲート電界効
果トランジスタにおいて、溝内のゲートを基体領域上の
ゲートと接続したことを特徴とする縦型絶縁ゲート電界
効果トランジスタ。 ３、特許請求の範囲第１項記載の縦型絶縁ゲート電界効
果トランジスタにおいて、溝内のゲートに任意の電圧を
与えることを特徴とする縦型絶縁ゲート電界効果トラン
ジスタ。 ４、特許請求の範囲第１項記載の縦型絶縁ゲート電界効
果トランジスタにおいて、半導体基板に形成する溝の深
さを基体領域の深さ以上にすることを特徴とする縦型絶
縁ゲート電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62099846A JPS63266882A (ja) | 1987-04-24 | 1987-04-24 | 縦型絶縁ゲ−ト電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62099846A JPS63266882A (ja) | 1987-04-24 | 1987-04-24 | 縦型絶縁ゲ−ト電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63266882A true JPS63266882A (ja) | 1988-11-02 |
Family
ID=14258167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62099846A Pending JPS63266882A (ja) | 1987-04-24 | 1987-04-24 | 縦型絶縁ゲ−ト電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63266882A (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02312281A (ja) * | 1989-05-26 | 1990-12-27 | Fuji Electric Co Ltd | 伝導度変調型ｍｏｓｆｅｔ |
| WO1993003502A1 (fr) * | 1991-07-26 | 1993-02-18 | Nippondenso Co., Ltd. | Procede de fabrication de transistors a effet de champ mos de type vertical |
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| US5545908A (en) * | 1991-12-09 | 1996-08-13 | Nippondenso Co., Ltd. | Vertical type insulated-gate semiconductor device |
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-
1987
- 1987-04-24 JP JP62099846A patent/JPS63266882A/ja active Pending
Cited By (18)
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| WO2018041208A1 (zh) * | 2016-08-31 | 2018-03-08 | 无锡华润上华科技有限公司 | 集成有结型场效应晶体管的器件及其制造方法 |
| US10879385B2 (en) | 2016-08-31 | 2020-12-29 | Csmc Technologies Fab2 Co., Ltd. | Device integrated with junction field effect transistor and method for manufacturing the same |
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