JPH04172015A - 出力バッファ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は出力バッファ回路に間し、特にＣＭＯＳ集積回
路で実現されるＥＣＬコンパチブル出力バッファ回路に
関する。

〔従来の技術〕

従来のＥＣＬレベルコンパチブルのＣＭＯＳ出力バッフ
ァとしては、第７図に示すようにＰチャネルＭＯ３）−
ランジスタＭＰＩを出力トランジスタとするオープン・
ドレイン構造のものがある。

この場合、例えば正電源Ｖ　ｏｏ＝　ＯＶ　、負電源Ｖ
ＳＳ＝−４，５ＶとしてＣＭＯＳ）−ランジスタをＥＣ
Ｌ環境で動作させている。出力トランジスタＭＰ１の大
きさは、負荷抵抗５０Ω時にＥＣＬの論理振幅とほぼ同
等の例えば−０，９Ｖ〜−０，２■まで振れるような定
数に設定される。出力トランジスタＭＰＩは５０Ω駆動
のために大きなサイズとなるため入力端子ＩＮのＣＭＯ
Ｓ振幅を受けるインバータＩＮＶで駆動されるのが一般
的である。

このようなＥＣＬコンパチブル出力バッファは、特性イ
ンピーダンスＺ。＝５０Ωの伝送線路ラインを終端抵抗
Ｒ↑＝５０Ωで終端して駆動する高速インタフェースに
適しており、ＣＭＯＳ集積回路の高集積度低消費電力と
いう特徴を損うことなく　１５０ＭＨｚ程度の高速通信
システムを構築するための技術として注目されている。

〔発明が解決しようとする課題〕

しかしながら、この従来のＥＣＬコンパチブル出力バッ
ファにおいても、終端電源Ｖｔｔ（＝　　２Ｖ）に流れ
る直流電流は不可避である。特に伝送線路ラインが長い
場合には、信号の反射が無視できないため、このような
ＥＣＬコンパチブルイタフェース（並列終端インタフェ
ース）を用いざるを得す、終端による消費電力増も止む
を得ない。

しかし、信号線が十分に短かく反射を気にしなくてもよ
い場合、例えばセラミック基板や、シリコン基板上にマ
ルチ・チップとして実装された場合などにはこのインタ
フェースは過剰品質であり、電力消費による熱の問題や
、終端抵抗の実装を考慮するとかえって通常のＣＭＯＳ
インタフェースにメリットがでてくる。

つまり、従来の出力バッファを用いている限りにおいて
は、そのＬＩＳチップが実装される環境に応じて最適な
インタフェースが異なるため、その実装形式に合わせて
出力バッファを変更しなければならないという問題点が
あった。

本発明の目的は、実装される環境に応じて最適なインタ
フェースが選択できる出力バッファ回路を提供すること
にある。

〔課題を解決するための手段〕

本発明の出力バッファ回路は、少なくとも１つの制御入
力端子と、複数の出力トランジスタとを有し、前記制御
入力端子に印加された制御入力に応答して前記複数の出
力トランジスタの導通を制御して異なる出力論理レベル
を出力することを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の第１の実施例を示す回路図である。入
力端子ＩＮに印加されたＣＭＯＳレベルの信号は、イン
バータＩＮＶを介してソース端子が正電源ＶＤＤ、負電
源■５５に各々接続された出力ＰＭＯ６）−ランジスタ
ＭＰＩとＮＭＯ３）−ランジスタＭＮＩのゲートに入力
される。

トランジスタＭＰＩ、ＭＨＩのドレイン端子は出力ＮＭ
Ｏ３）ランジスタＭＮ２のトレイン、ソース端子に各々
接続され、トランジスタＭＮ２のゲート端子は制御人力
ＥＮに接続され、出力端子ＯＵＴはトランジスタＭＰＩ
、ＭＮ２のドレイン端子と接続されている。

この回路は、制御人力ＥＮがロウレベルの時にはトラン
ジスタＭＮ２がオフするため、出力端子ＯＵＴから見る
とトランジスタＭＰＩによるオーブンドレイン構造の出
力バッファと同等になる。

従って、第３図に示すように伝送線路ラインを終端抵抗
ＲＴ（＝５０Ω）、終端電源ＶＴＴ（＝　　２■）で終
端して使用すれば、第７図に示した従来のＥＣＬコンパ
チブル出力バッファと同等のインタフェースが実現でき
る。この場合、第２図に示した論理振幅に適合するよう
にトランジスタＭＰ１のサイズを設定しておく。

制御入力ＥＮがハイレベルの時には、出力トランジスタ
ＭＰＩ、ＭＮＩ、ＭＮ２は通常のＣＭ○Ｓ論理レベルを
出力するバッファとして動作する。

つまり、この回路を用いれば制御人力ＥＮの制御により
ＣＭＯＳレベルバッファとしてもＥＣＬコンパチブルバ
ッファとしても動作させることかできる。

第４図は本発明の第２の実施例を示す回路図である。本
実施例は、第１の実施例で示した出力レベル切換用のＮ
ＭＯＳトランジスタＭＮ２のかわりに、入力ＩＮと制御
入力ＥＮＢでＮＯＲ論理をとった信号を出力ＮＭＯ９ト
ランジスタＭＮＩのゲート端子に入力する構成をとり、
トランジスタＭＮＩを制御人力ＥＮＢで直接制御可能と
しである。

つまり、制御人力ＥＮＢがハイレベルの時には、トラン
ジスタＭＮＩは常にオフとなるため、トランジスタＭＰ
Ｉによるオーブンドレインバッファとして動作し、ＥＣ
Ｌコンパチブルインタフェースに適用できる。

制御人力ＥＮＢがロウレベルの時には、通常のＣＭＯＳ
レベルバッファとして動作する。この場合には負電源Ｖ
５５側にプルダウンするＮＭＯＳトランジスタはＭＮｌ
　　１段だけであり、第１の実施例よりも大きな駆動能
力を得ることができる。

以上の実施例においては、いずれも正電源Ｖ。０側にプ
ルアップするＰＭＯ３）ランジスタＭＰＩはＥＣＬコン
パチブル動作時も、ＣＭＯＳ動作時も同じものとなって
いる。

次に、第５図、第６図に本発明の第３及び第４の実施例
を示す。この回路は、ＥＣＬコンパチブル動作時とＣＭ
ＯＳ動作時でプルアップトランジスタの駆動能力を可変
としたものである。

第５図に示す回路においては第４図の回路に加えて出力
ＰＭＯ３）ランジスタＭＰＩと並列に出力ＰＭＯＳ）−
ランジスタＭＰ２を設け、そのゲート端子に制御入力端
子ＥＮと入力ＩＮのＮＡＮＤ論理をとった出力を接続す
る。

これにより、制御人力ＥＮがハイレベル、制御人力ＥＮ
Ｂがロウレベルの時に、プルアップトランジスタがＰＭ
Ｏ３）ランジスタＭＰＩ及びＭＰ２、プルダウントラン
ジスタがＮＭＯＳ）ランジスタＭＮＩのＣＭＯＳレベル
バッファとして動作する。

制御人力ＥＮがロウレベル、制御人力ＥＮＢがハイレベ
ルの時には出力トランジスタＭＰＩによるオーブンドレ
インバッファとして動作する。

つまり、本実施例においては、ＥＣＬコンパチブル動作
時よりもＣＭＯＳレベル動作時に、プルアップトランジ
スタの駆動能力が大となっている。

第６図に示す回路では、第４図の回路に加えて出力ＰＭ
ＯＳ）ランジスタＭＰＩと並列にＰＭ○Ｓトランジスタ
ＭＰ２．ＭＰ３を直列接続したものを接続し、トランジ
スタＭＰ２のゲート端子をインバータＩＮＶの出力に、
トラジスタＭＰ３のゲート端子を制御入力ＥＮに接続す
る。

ＣＭＯＳレベルバッファとして動作する時には、プルア
ップトランジスタはＭＰｌ、ＥＣＬコンパチブル出力バ
ッファとして動作する時にはＭＰｌと並列にＭＰ２．Ｍ
Ｐ３の直列接続が加わる。

つまり、本実施例では、ＣＭＯＳレベルバッファとして
動作する時の方がプルアップトランジスタの駆動能力が
小となっている。

〔発明の効果〕

以上説明したように、本発明の出力バッファは、ＥＣＬ
コンパチブル動作と、ＣＭＯＳレベル動作を制御入力端
子により切換えることができる。又、再動作モードにお
ける駆動能力を独立に設定することも可能である。

従って、本発明の出力レベルを用いれば、短配線共を駆
動するような実装形態においてはＣＭＯＳレベルバッフ
ァとして動作させ、長い配線（伝送路）を駆動するよう
な実装形態においてはＥＣＬコンパチブルバッファとし
て動作させることが可能となり、同−ＬＳＩチップによ
り、消費電力・スピードの立場がら見て最適なインタフ
ェースを用いることが可能となるという効果を有する。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す回路図、第２図は
ＣＭＯ３論理振幅とＥＣＬコンパチブル論理振幅の説明
図、第３図は本発明の第１の実施例の回路の動作説明図
、第４図乃至第６図はそれぞれ本発明の第２乃至第３の
実施例を示す回路図、第７図は従来のＥＣＬコンパチブ
ル出力バッファの回路図である。 ＶＤＤ・・・正電源、ＶＳＳ・・・負電源、ＶＴ丁・・
・終端電源、ＭＰＩ、ＭＰ２．ＭＰ３＝ｉＭＯ３）ラン
ジスタ、ＭＮ　１　、ＭＮ２・　ＮＭＯＳ　トランジス
タ、ＩＮＶ・・・インバータ、ＮＯＲ・・・ＮＯＲ回路
、ＮＡＮＤ・・・ＮＡＮＤ回路、ライン・・・伝送線路
、Ｒ，・・・終端抵抗、ＩＮ・・・入力端子、ＯＵＴ・
・・出力端子、ＥＮ、ＥＮＢ・・・制御端子。

Claims (1)

【特許請求の範囲】
1. 　少なくとも１つの制御入力端子と、複数の出力トラン
   ジスタとを有し、前記制御入力端子に印加された制御入
   力に応答して前記複数の出力トランジスタの導通を制御
   して異なる出力論理レベルを出力することを特徴とする
   出力バッファ回路。