JPH04174042A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 独立したキャッシュメモリを有し同一のデータを参照・
更新することがある複数のプロセッサから構成されるマ
ルチプロセッサシステムにおけるキャッシュメモリの制
御方式に関し、 管理機構（管理手段）内のタグのために必要な物理的な
メモリ量の削減を可能にすることを目的とし、 複数のプロセッサが管理手段に収容されるプロセッサ群
が、主記憶装置が接続される共有バスにより複数組相互
に接続される構成を有し、各プロセッサ内に、主記憶装
置上の一部のデータを一時記憶する第１キャッシュ手段
と、該第１キヤツシ二手段に記憶される各データに対応
して該各データが主記憶装置上のどのデータに対応する
かを示す第１アドレス情報を記憶する第１タグ手段とを
有するマルチプロセッサシステムにおいて、各管理手段
内に、主記憶装置上の一部のデータを一時記憶する第２
キャッシュ手段と、該第２キャッシュ手段に記憶される
各データに対応して、該各データが主記憶装置上のどの
データに対応するかを示す第２アドレス情報と、該各デ
ータがプロセッサ群内のどのプロセッサの第１キャッシ
ュ手段に存在するかを示す第１キャッシュ位置情報と、
を記憶する第２タグ手段を有し、各管理手段は任意の第
１又は第２キャッシュ手段の内容の更新に伴って第２タ
グ手段上の対応する第１キャッシュ位置情報を更新する
、ように構成する。

〔産業上の利用分野〕

本発明は、独立したキャッシュメモリを有し同一のデー
タを参照・更新することがある複数のプロセッサから構
成されるマルチプロセッサシステムにおけるキャッシュ
メモリの制御方式に関する。

〔従来の技術〕

プロセッサ及びメモリの小型化・低価格化にともない、
複数のプロセッサを並列して動作させることにより計算
処理を行うマルチプロセッサシステムが注目を集めてい
る。かかるシステムによれば、１つの問題に対する処理
手順を並列に実行することにより、処理時間を大幅に短
縮させることが可能となる。また、プロセッサを相互に
監視する機能を設けることにより、システム全体の信軌
性を向上させることができる。更に、もともと並列性を
有する問題に対して、並列する問題部分を各プロセッサ
に割り当てて処理させることにより、問題解決のアルゴ
リズムを笥明化することも可能となる。

マルチプロセッサシステムの中でも、特に複数のプロセ
ッサを共有バスで結合したバス結合型マルチプロセッサ
システムは、実装が容易で低コストで実現できることか
ら、様々な商用機が実現されている。

第１４図は、ハス結合型マルチプロセッサシステムの第
１の従来例を示す。

複数の＃１〜＃ｎの複数のプロセッサ１４１は、共有バ
ス１４２により相互に接続され、また、共有バス１４２
には主記憶装置（ＭＳ、以下同じ）１４３が接続され、
各プロセッサ１４１はＭ　Ｓ　１４３を共有して処理を
実行する。

上述のような第１の従来例においては、各プロセッサ１
４１は、それぞれに設定されたプログラムを実行しなが
ら、共有バス１４２を介してＭ　Ｓ　１４３のデータ内
容を参照・更新する。この場合、各プロセッサ１４１が
直接共有バス１４２を使用すると、各プロセッサ１４１
からのアクセスが共有バス１４２に集中し、また、デー
タのアクセスに時間がかかるという問題が発生する。こ
のため、各プロセッサ１４１は、内部にキャッシュと呼
ばれるメモリを有し、このキャッシュを介してＭ　Ｓ　
１４３との間で必要なデータの授受を行うことにより、
上述の問題に対処している。

ここで、Ｍ　Ｓ　１４３上の同一のデータ（共有データ
）が複数のプロセッサ１４１により参照・更新される場
合が発生し得るため、このような共有データのコピーが
複数のプロセッサ１４１のキャッシュに存在し得る。従
って、各プロセッサ１４１でデータが変更された場合、
キャッシュとＭ　Ｓ　１４３との間でデータの統一をと
る制御が必要となるほか、各プロセッサ１４１のキャッ
シュ間でもデータの統一をとる制御が必要となる。

このような制御は、通常、キャッシュのデータを変更し
たプロセッサ１４１が、共有バス１４２を介して他のプ
ロセッサ１４１のキャッシュに共有データの更新情報を
出力し、これに対して、他のプロセッサ１４１が共有バ
ス１４２を監視していて、必要に応じて自己のキャッシ
ュの内容を無効化ないし更新することにより実現される
。

しかしながら、第１４図のような第１の従来例の場合、
プロセッサ１４１の数が増大すると、プロセッサ間の通
信の頻度が大きくなって共有バス１４２のスルーブツト
が低下し、システム全体の処理性能が低下する。

このような問題に対処するため、第１５図のような第２
の従来例が実現されている。

第２の従来例では、＃１〜＃ｍの適切な数のプロセッサ
１５１が１つの管理機構１５２によって管理され、これ
を１グループとする＃１〜＃Ｐの複数のグループの各管
理機構１５２（＃１〜＃ｐ）が、Ｍ　Ｓ　１５４の接続
された共有バス１５３によって相互に接続される２階層
構造を有する。これにより、共有データがなるべく同一
グループ内のプロセッサ１５１間で使用されるようにプ
ログラミングを行えば、各グループ内のプロセッサ１５
１が管理機構１５２を介して共有バス１５３を使用する
割合を減少させることができ、共有バス１５３のスルー
ブツトを向上できる。

ここで、各プロセッサ１５１内に設けられるキャッシュ
装置の構成を第１６図に示す。通常、ＭＳ１５４上のデ
ータは一定の大きさのブロックに分割され、Ｍ　Ｓ　１
５４上の特定のアドレス領域のブロックデータが第１６
図のキャッシュ１６２上の特定のアドレス領域のブロッ
クデータに対応するように割り当て（マツピング）が行
われる。この場合、キャッシュ１６２上の各ブロックデ
ータがＭ　Ｓ　１５４上のどのブロックデータに対応し
ているかを示す情報が、キャッシュ１６２に対応して設
けられるタグ１６１と呼ばれるメモリにテーブルとして
格納されており、各プロセッサ１５１はこのタグ１６１
の内容を調べてキャッシュ１６２へのアクセスを行う。

ここで、Ｍ　Ｓ　１５４の記憶容量はキャッシュの記憶
容量よりはるかに大きいため、キャッシュ１６２が１つ
のみだと、Ｍ　Ｓ　１５４上のブロックデータがキャッ
シュ装置に存在する確率が低下し、プロセッサ１５１が
Ｍ　Ｓ　１５４を直接アクセスする割合が大きくなる。

そこで、タグ１６１とキャッシュ１６２の組が第１６図
の如く＃１〜＃９の複数組用意され、ＭＳ　１５４上の
特定の領域の複数のブロックデータが複数のキャッシュ
１６２に同時に格納されるようにした構成を有するキャ
ッシュ装置が実現されている。この場合、各プロセッサ
１５１は、＃１〜＃９のタグ１６１の内容をハードウェ
ア的に同時に調べ、目的のブロックデータが存在するタ
グ１６１に対応するキャッシュ１６２をアクセスする。

これにより、Ｍ　Ｓ　１５４上のブロックデータがキャ
ッシュ装置に存在する確率を向上させることができ、プ
ロセッサ１５１がＭ　Ｓ　１５４を直接アクセスする割
合を減少させることができる。このような方式は、一般
にセットアソシエイティブ方式と呼ばれ、複数の＃１〜
＃ｑの複数のタグ１６１及びキャッシュ１６２の各々は
ウェイと呼ばれる。すなわち、第１６図の例では、＃１
〜＃ｑのｑウェイのタグ１６１及びキャッシュ１６２が
存在することになる。これに対して、タグ１６１及びキ
ャッシュ１６２の組を１組のみ有する方式はダイレクト
マツピング方式と呼ばれる。

上述の第２の従来例においては、Ｍ　Ｓ　１４３上の同
一のデータ（共有データ）のコピーが、同一グループ内
のプロセッサ１５１だけでなく他グループのプロセッサ
１５１のキャッシュ１６２に存在し得る。

従って、第１５図の＃１〜＃ｐの各管理機構１５２は、
自グループ内の＃１〜＃ｍのプロセッサ１５１相互間、
自グループ内の＃１〜＃ｍの各プロセッサ１５１とＭＳ
１５４との間、及び自グループ内の＃１〜＃ｍの各プロ
センサ１５１と他グループ内の＃１〜＃ｍの各プロセッ
サ１５との間のデータの統一をとる制御を行う必要があ
る。

このため、各管理機構１５２の内部には、第１７図に示
される如く、自グループ内の＃ｌ〜＃ｍの各プロセッサ
１５１の＃１〜＃ｑの各ウェイのタグ１６１と同じもの
が設けられている。そして、自グループ内のいずれかの
プロセッサ１５１においてキャッシュ１６２がアクセス
された場合、管理機構１５２は、第１７図のタグ１６１
を調べることによりデータの統一をとる制御を行ってい
る。

〔発明が解決しようとする課題〕

上述の第２の従来例の場合、システム全体のスループッ
トを向上させるために、管理機構１５２において十分な
応答速度を得られるようにする必要があり、そのために
は、管理機構１５２内の全てのタグ１６１の内容が高速
に調べられるようにする必要がある。このため、従来は
、管理機構１５２の内部に、自グループ内の＃ｌ〜＃履
の各プロセッサ１５１の＃１〜＃９の各ウェイのタグ１
６１と同じものが別々のメモリチップとして設けられ、
これらを同時に並列してアクセスできるようなハードウ
ェア構成を有していた。しかし、このような構成の場合
、各プロセッサ１５１内のキャッシュ装置のウェイ数及
び各グループ内のプロセッサ１５１の数に応じて、管理
機構１５２内に設けられるタグエ６１のためのメモリチ
ップ数が増加してしまい、管理機構１５２部分の物理的
な大きさが増大してしまうという問題点を有している。

また、各プロセッサ１５１内のみならず、各管理機構１
５２内にもキャッシュ（２ｎｄキヤツシユ）を設ける場
合が多く、管理機構１５２内に２ｎｄキヤツシユ用のタ
グが必要となる場合がある。この場合、２ｎｄキヤツシ
ユ用のタグと第１７図の各プロセッサ１５１対応のタグ
１６１との間の制御が複雑になり、更に、例えば２ｎｄ
キヤツシユのウェイ数を各プロセッサ１５１内のキャッ
シュ装置のウェイ数に合わせなければならない等、２ｎ
ｄキヤツシユの構成が制限されてしまうという問題点を
有している。

本発明は、管理機構（管理手段）内のタグのために必要
な物理的なメモリ量の削減を可能にすることを目的とす
る。

〔課題を解決するための手段〕

第１図は、本発明のブロック図である。

本発明は、第１図（ａ）の如く、＃１〜＃ｍの複数のプ
ロセッサ１０１が管理手段１０２に収容されるプロセッ
サ群１０３が、主記憶装置１０５が接続される共有バス
１０４により＃１〜＃ｐの複数組相互に接続される構成
を有し、更に、第１図（ｂ）の如く、各プロセッサ１０
１内に、主記憶装置１０５上の一部のデータ１１１を一
時記憶する第１キャッシュ手段１０７と、該第１キャッ
シュ手段に記憶される各データ１１１に対応して該各デ
ータが主記憶装置１０５上のどのデータに対応するかを
示す第１アドレス情報１１０を記憶する第１タグ手段１
０６とを有するマルチプロセッサシステムを前提とする
。

そして、各管理手段１０２内に、第１図ら）の如く、自
プロセッサ群１０３内の任意のプロセッサ１０１の第１
タグ手段１０６によって指示される各データ１１１に対
応して、該各データが自プロセッサ群１０３内のどのプ
ロセッサ１０１の第１キャッシュ手段１０７に存在する
かを示す第１キャッシュ位置情報１１２を記憶する第２
タグ手段１０８を有する。

ここで、管理手段１０２内に、主記憶装置１０５上の一
部のデータ１１４を一時記憶する第２キャッシュ手段１
０９を設けてもよく、この場合には、上述の第２タグ手
段１０８は、第２キャッシュ手段１０９に記憶される各
データ１１４に対応して、該各データが主記憶装置１０
５上のどのデータに対応するかを示す第２アドレス情報
１１３と、該各データ１１４が自プロセッサ群１０３内
のどのプロセッサ１０１の第１キャッシュ手段１０７に
存在するかを示す第１キャッシュ位１情報１１２とを記
憶する構成を有する。

そして、各管理手段１０２は任意の第１又は第２キャッ
シュ手段１０７．１０９の内容の更新に伴って第２タグ
手段１０８上の対応する第１キャッシュ位置情報１１２
を更新する。

上述の構成において、第１図（ｂ）の如（、第１タグ手
段１０６及び第１キャッシュ手段１０７は、主記憶装置
１０５上の同一のアドレス領域の複数のデータを、セッ
トアソシエイティブ方式に基づき同時に記憶する＃１〜
＃ｐの複数ウェイのキャッシュ手段及びそれに対応する
タグ手段からなるように構成できる。この場合、第２タ
グ手段１０８に記憶される第１キャッシュ位置情報１１
２は、各データ１１１が自プロセッサ群１０３内のどの
プロセッサ１０１のどのウェイの第１キャッシュ手段１
０７に存在するかを示す情報である。

〔作　　　用〕

管理手段１０２内に、第１キャッシュ位置情報１１２を
記憶した第２タグ手段１０８を設けることにより、第２
タグ手段１０８をどのようなウェイ構成にしても、自プ
ロセッサ群１０３内の任意のプロセッサ１０１の第１キ
ャッシュ手段１０７上のデータ１１１を、管理手段１０
２側から一意に把握できる。そして、管理手段１０２は
、第２タグ手段１０８の内容に基づいて、自プロセッサ
群内の＃１〜＃ｍのプロセッサ１０１相互間、自プロセ
ッサ群内の＃１〜＃ｍの各プロセッサ１０１と主記憶装
置１０５との間、及び自プロセッサ群内の＃１〜軸の各
プロセッサ１０１と他プロセッサ群内の＃１〜＃ｍの各
プロセッサ１０１との間のデータの統一をとる制御を行
うことができる。

この場合、第２タグ手段１０８は、任意のウェイ構成を
とることができるため、物理的に少ないメモリチップで
構成することができ、管理手段１０２の部分のハードウ
ェア構成を小型化することが可能となる。

また、このように任意のウェイ構成にできる結果、管理
手段１０２内に第２キャッシュ手段１０９を設けた場合
に、上述の第２タグ手段１０８を第２キャッシュ手段１
０９用のタグと共通化することができる。これにより、
第２キャッシュ手段１０９の構成の自由度を高めること
ができ、また、管理手段１０２における制御を簡略化す
ることができる。

〔実　　施　　例〕

以下、図面を参照しながら本発明の実施例につき説明す
る。

第２図は、本発明の実施例の全体構成図である。

本実施例は、１６台のプロセッサからなるマルチプロセ
ッサシステムであり、全体的な構成は第１５図の第２の
従来例と同様である。

そして、ＭＳ２４（主記憶装置、以下同じ）が接続され
る管理機構−ＭＳインタフェース２３には、＃１〜＃４
の４台の管理機構２２が相互に接続される。

各管理機構２２は、それぞれ＃Ａ〜＃Ｄの４台のプロセ
ッサ２１を、ＣＰＵ−管理機構インタフェース２５を介
して収容する。

各管理機構２２は、内部に２ｎｄキャッシュ装置２日を
有する。また、各プロセッサ２１は、内部にＣＰＵ（中
央制御装置、以下同じ）２６とＣＰＵキャッシュ装置２
７を有し、互いにＣＰＵアドレスバスＢＳＩ及びＣＰｔ
ＪデータバスＢＳ２を介して接続されている。

次に、ＣＰＵキャッシュ装置２７の構成を第３図に示す
。

同装置は、＃１〜＃４の４ウエイからなるＣＰＵキャッ
シュ３１と、それに対応する＃ｌ〜＃４のＣＰＵキャッ
シュのタグ３２を有する（このデータ構造については後
述する）。

ＣＰｔＪキャッシュ制御部３３からのＣＰＵタグアドレ
スａ２は、ＣＰＵキャッシュ３１及びＣＰＵキャッシュ
のタグ３２のタグアドレスを同期して指定する。ＣＰＵ
キャッシュ制御部３３からのブロック内アドレスａ３は
、タグアドレスが指定されたＣＰＵキャッシュ３１にお
いて、更にブロックデータ内のアドレスを指定する。＃
１〜＃４のＣＰＵキャッシュのタグ３２のそれぞれから
出力される＃１〜＃４の有効ビットｂ２及びＣＰＵタグ
データｄ３　（後述する）は、＃１〜＃４の比較器３４
に入力し、各有効ビットｂ２のオン／オフ、及び各ＣＰ
Ｕタグデータｄ３とＣＰＵキャッシュ制御部３３から入
力するＣＰＵタグデータｄ１との比較が行われる。そし
て、各比較器３４での演算結果がＣＰＵキャッシュ制御
部３３に入力する。

ＣＰＵ＋ヤッシュ制御部３３は、ＣＰＵアドレスバスＢ
ＳＩ及びＣＰＵデータバスＢＳ２を収容すると共に、Ｃ
ＰＵ−管理機構インタフェース２５であるタグアドレス
バスＢＳ３　、リアルアドレスバスＢＳ４及びデータバ
スＢＳ５を収容する（共に第２図参照）続いて、第２図
の２ｎｄキヤツシユ装置２８の構成を第４図に示す。

同装置は、１ウエイの２ｎｄキヤツシユ４１と、それに
対応する２ｎｄキヤツシユのタグ４２を有する（このデ
ータ構造については後述する）。

２ｎｄキヤ・ツシュ制御部４３からの２ｎｄタグアドレ
スａ４は、２ｎｄキヤツシユ４１及び２ｎｄキヤツシユ
のタグ４２のタグアドレスを同期して指定する。２ｎｄ
キャッシュ制御部４３からのブロック内アドレスａ５は
、タグアドレスが指定された２ｎｄキヤツシユ４１にお
いて、更にブロックデータ内のアドレスを指定する。２
ｎｄキヤツシユのタグ４２から出力される有効ビットｂ
５及び２ｎｄタグデータｄ６　（後述する）は、比較器
４４に入力し、有効ビットｂ５のオン／オフ、及び２ｎ
ｄタグデータｄ６と２ｎｄキャッシュ制御部４３がら入
力する２ｎｄタグデータｄ２との比較が行われる。そし
て、比較器４４での演算結果が２ｎｄキャッシュ制御部
４３に入力する。

２ｎｄキャッシュ制御部４３は、＃Ａ〜＃Ｄの４つのプ
ロセッサ２１からの４本のＣＰＵ−管理機構インタフェ
ース２５を収容する。各ＣＰＵ−管理機構インタフェー
ス２５は、タグアドレスバスＢＳ３、リアルアドレスバ
スＢＳ４及びデータバスＢＳ５を有する。

また、２ｎｄキャッシュ制御部４３は、管理機構−ＭＳ
インタフェース２３であるデータバスＢＳ６、リアルア
ドレスバスＢＳ７　、タグアドレスバスＢＳ８及び共有
情報バスＢＳ９を収容する（共に、第２図参照）。

次に、以上の構成のマルチプロセッサシステムの実施例
における各キャッシュ及びデータの構成を説明する。

まず、第２図の１６台の各プロセッサ２１は、それぞれ
並列に動作し、各プロセッサ２１内のＣＰＵ２６は、Ｃ
ＰＵアドレスバスＢＳＩに第５図（ａ）の如き３２ビッ
トのＣＰＵアドレスａ１を出力することにより、各プロ
セッサ２１内のＣＰＵキャッシュ装置２７及び各プロセ
ッサ２１が接続される管理機構２２内の２ｎｄキヤツシ
ユ装置２８を介して、ＭＳ２４をアクセスする。このよ
うにアクセスされたデータは、各プロセッサ２１内のＣ
ＰＵデータバスＢＳ２を介して各ＣＰＵ２６で処理され
る。

次に、各プロセッサ２１のＣ−ＰＵキャッシュ装置２７
（′第２図参照）内のＣＰＵキャッシュのタグ３２及び
ＣＰＵキャッシュ３１（第３図参照）のデータ構成を第
５図［有］）、第７図及び第８図に示す。

第３図のＣＰＵキャッシュ制御部３３は、ＣＰＵアドレ
スバスＢＳＩから３２ビットのＣＰＵアドレスａ１を受
は取ると、第５図（ｂ）の如く、その上位１８ビットを
ＣＰＵタグデータｄ１、中位１０ビットをＣＰＵタグア
ドレスａ２、下位４ビットをブロック内アドレスａ３と
して、それぞれ出力する。これにより、ＣＰＵキャ・ン
シュ装置２７内では、ＣＰＵアドレスａ１で定まるＭＳ
２４上の０〜２３２　１までのリニアアドレス領域（第
６図（ａ）参照）のバイトデータが、１６バイトずつの
ブロックデータに分割され、各ブロックデータは、１０
ビットのＣ’ＰＵタグアドレスａ２で定まる横方向の０
〜２＋０　１までの列アドレス（以下、ＣＰＵタグアド
レスと呼ぶ）と、１８ビットのＣＰＵタグデータｄ１で
定まる縦方向の０〜２１８　１までの行アドレス（以下
、ＣＰＵタグデータと呼ぶ）の組み合わせによって表現
される（第６図（ｂ）参照）。

一方、第３図のＣＰＵキャッシュ３１の＃ｌ〜＃４の各
ウェイは、ＣＰＵキャッシュ制御部３３からのＩＯビッ
トのＣＰＵタグアドレスａ２によって、０〜２＋０　１
までのアドレス指定が可能である。そして、そのうちの
１つのウェイの任意の１つのアドレスｉには、ＭＳ２４
を第６図（ｂ）の如く仮想的にマツピングした場合の、
列アドレスｉを有するブロックデータｄｉｘ、ａｉ、、
ｄ□、ｄ□□等のうち１つのブロックデータ８１が、第
８図の如く格納される。

なお、第２図のＣＰＵ２６は３２ビットのＣＰＵデータ
バスＢＳ２を介して、データを３２ビット＝４バイト単
位で処理するため、アドレスｉには、３２ビットをエワ
ードとして、第８図の如く４ワードのワードデータが格
納される。ここで一般に、各プロセッサ２１のＣＰＬＪ
２６において一度に処理されるデータは、第５図（ａ）
のＣＰＵアドレスａ１の下位ビット側で連続的に変化す
るようなデータである場合が多いため、第５図（ハ）の
如＜　ＣＰＵタグアドレスａ２を下位ビット側に割り当
てることにより、ＣＰＵキャッシュ３１の異なるアドレ
スに連続したデータが格納されるようにすることができ
る。従って、データが、ひとたびＭＳ２４から２ｎｄキ
ヤツシユ装置２８を介してＣＰＵキャッシュ３１に読み
込まれれば、その後はＣＰＵキャッシュ３１に対するア
クセスのみで処理を行える確率が高（なり、効率的なア
クセスを行える。また、１つのＣＰＵタグアドレスａ２
あたり＃１〜＃４の４ウ工イ分のＣＰＵキャッシュ３１
を設けたことにより、任意の１つの列アドレスｉを有す
るブロックデータのうち行アドレスが異なる４つを同時
に格納できる。これにより、上述の確率を更に高めるこ
とができる。

このような方式は、第２の従来例の説明において前述し
た如く、セットアソシェイティブ方弐と呼ばれる。ここ
で、ＣＰＵキャッシュ３１は、１ウエイあたり１６バイ
トＸ２”＝１６ｋ（キロ）バイト、４ウ工イ分で１６に
バイトＸ４＝６４にバイトの記憶容量を有する。

上記データ構成のＣＰＵキャッシュ３１に対応して、Ｃ
ＰＵキャッシュのタグ３２の＃１〜＃４の各ウェイも、
ＣＰＵキャッシュ制御部３３からの１０ビットのＣＰＵ
タグアドレスａ２によって、０〜２１０−１までのアド
レス指定が可能である。そして、そのうちの任意の１つ
のアドレスｉには、ＣＰＵキャッシュ３１のアドレスｉ
に完全に対応した制御データが格納される。

そのデータ構成を第７図に示す。同図の如く、下位１８
ビットには、ＣＰＵキャッシュ３１のアドレスｉに格納
されているブロックデータ８１の、第６図（ｂ）のマツ
ピング上での行アドレスであるＣＰＵタグデータｄ３が
格納される。例えば、＃１のＣＰＵキャッシュ３１のア
ドレスｉに第３図の如くブロックデータｄ□が格納され
ているとすれば、第６図（ｂ）より、＃１のＣＰＵキャ
ッシュのタグ３２のアドレスｉには第３図の如＜　ＣＰ
Ｕタグデータ２が格納されている。第７図の中位６ビッ
トには、２ｎｄローケーシヨンｄ４と呼ばれるアドレス
データが格納されるが、これについては後述する。２４
ビット目の共有ビットｂ１は、対応するＣＰＵキャッシ
ュ３１上のブロックデータ８１が他のプロセッサと共有
されている場合に「１」となる。２５ビット目の有効ビ
ットｂ５は、対応するＣＰＵキャッシュ３１上のブロッ
クデータ８１が有効なデータである場合に「１」となる
。２６．２７ビット目のＬＲＵ制御ビットｄ５は、後述
する置換処理用の制御ピントである。この機能について
は、置換処理の説明において後述する。

上述のＣＰＵキャッシュのタグ３２は、２８ビットを１
ワードとして、１ウエイあたり２　”＝　１　ｋワード
、４ウ工イ分で４にワードの記憶容量を有する。

続いて、各管理機構２２の２ｎｄキヤツシユ装置２８（
第２図参照）内の２ｎｄキヤツシユのタグ４２及び２ｎ
＜１キヤツシユ４１（第４図参照）のデータ構成を第５
図（Ｃ）、第９図及び第１０図に示す。

第４図の２　、ｎ　ｄキャッシュ制御部４３は、４本の
ＣＰＵ−管理機構インタフェース２５のいずれかのリア
ルアドレスバスＢＳ４から３２ビットのＣＰＵアドレス
ａ１を受は取ると、第５図（Ｃ）の如く、その上位１２
ビットを２ｎｄタグデータｄ２、中位１６ビットを２ｎ
ｄタグアドレスａ４、下位４ビットをブロック内アドレ
スａ５として、それぞれ出力する。

これにより、２ｎｄキヤツシユ装置２８内では、Ｃｐｕ
アドレスａ１で定まるＭＳ２４上のＯ〜２３２−１まで
のリニアアドレス領域（第６図（ａ）参照）のバイトデ
ータが、１６バイトずつのブロックデータに分割され、
各ブロックデータは、１６ビットの２ｎｄタグアドレス
ａ４で定まる横方向のＯ〜２１６−１までの列アドレス
（以下、２ｎｄタグアドレスと呼ぶ）と、１２ビットの
２ｎｄタグデータｄ２で定まる縦方向のＯ〜２１２　　
ｓまでの行アドレス（以下、２ｎｄタグデータと呼ぶ）
の組み合わせによって表現される（第６図（Ｃ）参照）
。

一方、第４図の２ｎｄキヤツシユ４工は、２ｎｄキャッ
シュ制御部４３からの１６ビットの２ｎｄタグアドレス
ａ４によって、０〜２１６　１までのアドレス指定が可
能である。そして、そのうちの任意の１つのアドレスｊ
には、ＭＳ２４を第６図（Ｃ）の如く仮想的にマツピン
グした場合の、列アドレスｊを有するブロックデータｄ
４ｍ等のうち１つのブロックデータ１０１が、第１０図
の如く格納される。

この場合も第８図のＣＰＵキャッシュ３１の場合と同様
、アドレスｊには、３２ビットを１ワードとして、４ワ
ードのワードデータが格納される。ここで、２ｎｄキヤ
ツシユ４１は、１６バイト×２″＝ＩＭ（メガ）バイト
の記憶容量を有する。この場合も、ＣＰＵタグアドレス
ａ２の場合と同様、２ｎｄタグアドレスａ４を下位ビッ
ト側に割り当てることにより、２ｎｄキヤツシユ４１の
異なるアドレスに連続したデータが格納されるようにす
ることができ、効率的なアクセスを行える。更にこの場
合、第５図（ｂ）及び（Ｃ）の如く、２ｎｄタグアドレ
スａ４はＣＰＵタグアドレスａ２より６ビット多いビッ
ト数であり、２ｎｄキヤツシユ４１はＣＰＵキャッシュ
３１の２６倍の記憶容量を有するため、更に効率的なア
クセスを行うことができる。なお、２ｎｄキヤツシユ４
１は、アクセス頻度がＣＰＵキャッシュ３１に比較して
少ないため１ウエイ構成となっており、このような方式
は、第２の従来例の説明において前述した如く、ダイレ
クトマツピング方式と呼ばれる。

上記データ構成の２ｎｄキヤツシユ４１に対応して、２
ｎｄキヤツシユのタグ４２も、２ｎｄキャッシュ制御部
４３からの１６ビットの２ｎｄタグアドレスａ４によっ
て、０〜２＋６　１までのアドレス指定が可能である。

そして、そのうちの任意の１つ゛のアドレスｊには、２
ｎｄキヤツシユ４１のアドレスｊに完全に対応した制御
データが格納される。

そのデータ構成を第９図に示す。このデータ構成のうち
、後述する有効ピッ）ｂ３及びウェイ番号ｄ７が、本実
施例の最も特徴とする部分である。

まず、下位１２ビットには、２ｎｄキヤツシユ４１のア
ドレスｊに格納されているブロックデータｌＯ１の、第
６図（Ｃ）のマツピング上での行アドレスである２ｎｄ
タグデータｄ６が格納される。例えば、２ｎｄキヤツシ
ユ４１のアドレスｊに第４図の如くブロックデータｄＪ
ａａが格納されているとすれば、第６図（Ｃ）より、２
ｎｄキヤツシユのタグ４２のアドレスｊには第４図の如
＜　２ｎｄタグデ一タｍが格納されている。

次に、１２ビット目〜２３ビット目は、本発明に最も関
連し、このビット群によって、２ｎｄキヤツシユ４１の
アドレスｊのブロックデータ１０１が、管理機構２２に
接続されている＃Ａ〜＃Ｄの４つのプロセッサ２１のそ
れぞれにおいて、有効か否か、有効である場合に当該ブ
ロックデータが格納されているＣＰＵキャッシュ３１の
ウェイ番号を知ることができる。すなわち、１２ビット
目の有効ビットｂ３が７１．の場合には、２ｎｄキヤツ
シユ４１のアドレスｊのブロックデータ１０１が、＃Ａ
のプロセッサ２１内のＣＰＵキャッシュ３１に有効に存
在し、１３．１４ビット目のウェイ番号ｄ７が「００」
ならウェイ＃ｌ、ｒｏｌＪならウェイ＃２、ｒｌＯＪな
らウェイ＃３、「１１」ならウェイ＃３のＣＰＵキャッ
シュ３１に存在することが示される。同様にして、１５
ビット目の有効ビットｂ３と１６．１７ビット目のウェ
イ番号ｄ７で＃Ｂのプロセッサ２１．１８ピツＩ［の有
効ビットｂ３と１９．２０ビット目のウェイ番号ｄ７で
＃Ｃのプロセッサ２１．２１ビット目の有効ビットｂ３
と２２．２３ビット目のウェイ番号ｄ７で＃Ｄのプロセ
ッサ２１でのブロックデータの存在状態が示される。

このように本実施例では、２ｎｄキヤツシユのタグ４２
内に＃Ａ〜＃Ｄの各プロセッサ２１でのブロックデータ
の存在状態を埋め込んだことによって、２ｎｄキヤツシ
ユのタグ４２を引くだけで各プロセッサ２１の状態を知
ることができることが大きな特徴である。

続いて、第９図において、２４ビット目〜２７ビット目
の４つの管理機構有効ビットｂ４においては、後述する
他管理機構共有ピッ）ｂ７が「１」の場合に、第２図の
＃１の管理機構２２に共有データが存在するならば２４
ビット目が「１」になり、＃２なら２５ビット目、＃３
なら２６ビット目、＃４なら２７ビットがそれぞれ「１
」になる。

２８ビット目の有効ビットｂ５は、対応する２ｎｄキヤ
ツシユ４１上のブロックデータ１０１が有効なデータで
ある場合に「ｌ」となる。

管理機構内共有ピッ）ｂ６は、対応する２ｎｄキヤツシ
ユ４１上のブロックデータ１０１が、自管理機構２２内
の他のプロセッサ２１のいずれかと共有されている場合
に「１」となる。

他管理機構共有ピッ）ｂ７は、対応する２ｎｄキヤツシ
ユ４１上のブロックデータ１０１が、いずれかの他管理
機構２２内のいずれかのプロセッサ２１と共有されてい
る場合に「１」となる。

更新ビットｂ８は、対応する２ｎｄキヤツシユ４１上の
ブロックデータ１０１が、有効ビットｂ３がオンとなっ
ているプロセッサ２１において更新されており、その内
容がプロセッサ２１と管理機構２２とて一致していない
場合に「１」となる。

主記憶不一致ビットｂ９は、対応する２ｎｄキヤツシユ
４１上のブロックデータ１０１が、ＭＳ２４の対応する
ブロックデータの内容と一致していない場合に「ＩＪと
なる。

上述の２ｎｄキヤツシユのタグ４２は、３３ビットを１
ワードとして、２”＝６４にワードの記憶容量を有する
。

次に、ＣＰＵキャッシュ３１及びＣＰＵキャッシュのタ
グ３２と、２ｎｄキヤツシユ４１及び２ｎｄキヤツシユ
のタグ４２との関係について説明する。

今、第５図（ａ）の成るＣＰＵアドレスａ１が指定され
た場合、そのＣＰＵアドレスａ１によって定まるＭＳ２
４のブロックデータは、第２図のＣＰＵキャッシュ装置
２７上では、第６図ら）の仮想的なマンピング上におい
て、上記ＣＰＵアドレスａ１がら求まる第５図（ｂ）の
ＣＰＵタグアドレスａ２とＣＰＵタグデータｄ１とで定
まるブロックデータとして処理される。そして、このブ
ロックデータは、第３図の＃ｌ〜＃４の各ＣＰＵキャッ
シュ３１及び各ＣＰＵキ＋ッシュのタグ３２において、
ＣＰＵタグアドレスａ２に対応するアドレスのブロック
データ８１として処理される。一方、第２図の２ｎｄキ
ヤツシユ装置２８上では、上記ＣＰＵキャッシュ装置２
７上でのブロックデータと同じブロックデータは、第６
図（Ｃ）の仮想的なマツピング上において、上記ＣＰＵ
アドレスａ１から求まる第５図（Ｃ）の２ｎｄタグアド
レスａ４と２ｎｄタグデータｄ２とで定まるブロックデ
ータとして処理される。そして、このブロックデータは
、第４図の２ｎｄキヤツシユ４１及び２ｎｄキヤツシユ
のタグ４２において、２ｎｄタグアドレスａ４に対応す
るアドレスのブロックデータ１０１として処理される。

第５図（ト））と（Ｃ）との関係より、ＣＰＵアドレス
ａ１の４〜１３ビット目のＣＰＵタグアドレスａ２の上
位に、１４〜１９ビット目の６ビットを付加したものが
２ｎｄタグアドレスａ４となることがわかる。

上記６ビットのデータを２ｎｄローケーシヨンｄ４と呼
ぶ。そして、本実施例では、第３図のＣＰＵキャッシュ
のタグ３２の任意のアドレスｉに、ＣＰＵタグデータｄ
３のほかに、それと対の２ｎｄローケーシゴンｄ４を格
納するようにしている。このデータを用いて、第２図の
ＣＰＵキャッシュ装置２７がライトアクセスにおいてキ
ャツシュヒツト（後述する）した後に、同装置から２ｎ
ｄキヤツシユ装置２８をアクセスする場合に、ＣＰＵタ
グデータｄ３に２ｎｄローケーシヨンｄ４を付加したア
ドレスデータをＣＰＵキャッシュ装置２７から２ｎｄキ
ヤツシユ装置２８に転送することにより、２ｎｄキヤツ
シユ装置２８側でＣＰＵアドレスａ１から新たに２ｎｄ
タグアドレスａ４を抽出する必要がなくなり高速処理が
可能となる。この具体的な使用態様については後述する
。

以上示したように、本実施例では、２ｎｄキヤツシユ詰
置２８側からＣＰＵキャッシュ装置２７側をアクセスす
る場合には、２ｎｄキヤツシユのタグ４２内の第９図の
有効ピッ）ｂ３及びウェイ番号ｄ７を用いてアクセスで
き、逆にの場合には、ＣＰＵキャッシュのタグ３２内の
第７図の２ｎｄローケーシヨンｄ４を用いてアクセスす
ることができることが特徴である。

以下、実際のデータアクセス動作について説明する。

始めに、各プロセッサ２１のＣＰＵ２６が、ＣＰＵキャ
ッシュ装置２７．２ｎｄキヤツシユ装置２８又はＭＳ２
４をアクセスする場合の、概略動作について説明する。

まず、第２図のＣＰＵ２６は、ＣＰＵアドレスバスＢＳ
Ｉを介してＣＰＵアドレスａ１を指定することにより、
ＣＰ、Ｕキャッシュ装置２７内のＣＰＵキャッシュ３１
をアクセスする。これにより、第３図のＣＰＵキャッシ
ュ制御部３３は、ＣＰＵアドレスａ１に基づいてＣＰＵ
タグアドレスａ２を指定すると共に、ＣＰＵキャッシュ
のタグ３２の＃１〜＃４の各ウェイに対応する＃１〜＃
４の各比較器３４に対して、上記ＣＰＵアドレスａ１に
基づいてＣＰＵタグデータｄ１を指定する（第５図（ａ
）及びら）参照）。この場合のアクセスとしては、リー
ドアクセスとライトアクセスがある。

上記アクセスにより、ＣＰＵキャッシュ３１は、キャツ
シュヒツト又はキャッシュミスする。

ＣＰＵキャッシュ３１がキャツシュヒツトするとは、Ｃ
ＰＵキャッシュのタグ３２の＃１〜＃４のうちのいずれ
かのウェイの指定されたＣＰＵタグアドレスａ２から出
力される有効ビットｂ３及びＣＰＵタグデータｄ３につ
いて（第７図参照）、そのウェイに対応する比較器３４
において、当該有効ビン）ｂ３がオンで、かつ当該ＣＰ
Ｕタグデータｄ３が上記ＣＰＵキャッシュ制御部３３で
指定されたＣＰＵタグデータｄｉ　（第５図（ａ）及び
（ｂ）参照）と一致することをいう。この場合には、Ｃ
ＰＵキャッシュ制御部３３は、ＣＰＵキャッシュ３１に
対して、更にブロック内アドレスａ３　（第５図（ハ）
参照）を指定する。これにより、ＣＰＵキャッシュ３１
の指定されたＣＰＵタグアドレスａ２のブロックデータ
８１のうち、ブロック内アドレスａ３で指定されたデー
タが、ＣＰＵキャッシュ制御部３３を介してＣＰ　、Ｕ
データバスＢＳ２に出力される。この場合、ＣＰＵキャ
ッシュ３１は、通常、ブロック内アドレスａ３の上位２
ビットでアクセスされ、これにより、第８図のブロック
データ８１内の４つのワードデータのうち１ワードが指
定され、３２ビットのデータとしてＣＰＵデータバスＢ
Ｓ２に出力される。

いずれの比較器３４においても上述のキャツシュヒツト
の条件が満たされなかった場合には、ＣＰＵキャッシュ
３１はキャッシュミスとなり、ＣＰＵキャッシュ装置２
７から２ｎｄキヤツシユ装置２８に制御が移って、２ｎ
ｄキヤツシユ４１がアクセスされる。

２ｎｄキヤツシユ４１のアクセスにおいては、２ｎｄキ
ャッシュ制御部４３が、２ｎｄキヤツシユのタグ４２に
対して、ＣＰＵキャッシュ制御部３３からＣＰ　Ｕ−管
理機構インタフェース２５のリアルアドレスバスＢＳ４
を介して入力したＣＰＵアドレスａ１に基づいて２ｎｄ
タグアドレスａ４を指定すると共に、比較器４４に対し
て、上記ＣＰＵアドレスａ１に基づいて２ｎｄタグデー
タｄ２を指定する（第５図（ａ）及び（Ｃ）参照）。

上記アクセスにより、２ｎｄキヤツシユ４１ば、キャツ
シュヒツト又はキャッシュミスする。

２ｎｄキヤツシユ４１についてキャツシュヒツトすると
は、２ｎｄキヤツシユのタグ４２の指定された２ｎｄタ
グアドレスａ４から出力される有効ピントｂ５及び２ｎ
ｄタグデータｄ６について（第９図参照）、比較器４４
において、当該有効ビットｂ５がオンで、かつ当該２ｎ
ｄタグデータｄ６が上記２ｎｄキャッシュ制御部４３で
指定された２ｎｄタグデータｄ２　（第５図（ａ）及び
（Ｃ）参照）と一致することをいう。この場合、２ｎｄ
キャッシュ制御部４３は、２ｎｄキヤツシユ４１に対し
て、更にブロック内アドレスａ５　（第５図（Ｃ）参照
）を指定する。これにより、２ｎｄキヤツシユ４１の指
定された２ｎｄタグアドレスａ４のブロックデータ１０
１のうち、ブロック内アドレスａ５で指定されたデータ
が、２ｎｄキャッシュ制御部４３を介してＣＰＵ−管理
機構インタフェース２５のデータバスＢＳ６に出力され
る。この場合、２ｎｄキヤツシユ４１は、通常、ブロッ
ク内アドレスａ５の上位２ビットでアクセスされ、これ
により、第１０図のブロックデータ１０１内の４つのワ
ードデータのうち１ワードが指定され、３２ビットのデ
ータとしてデータバスＢＳ６に出力される。

そして、ブロック内アドレスａ５の指定が４回繰り返さ
れることにより、１ブロック分のブロックデータ１０１
がデータバスＢＳ６からＣＰＵキャッシュ装置２７に転
送される。

比較器４４において、上述のキャツシュヒツトの条件が
満たされなかった場合には、２ｎｄキヤツシユ４１もキ
ャッシュミスとなり、２ｎｄキャッシュ制御部４３は、
更に、第２図の管理機構−ＭＳインタフェース２３から
ＭＳ２４をアクセスする。

ＭＳ２４がアクセスされる場合、２ｎｄキャッシュ制御
部４３は、ＣＰＵキャッシュ制御部３３からＣＰＵ−管
理機構インタフェース２５を介して入力したＣＦ）Ｕア
ドレスバスを、管理機構−ＭＳインタフェース２３のリ
アルアドレスバスＢＳ７に出力する。

なお、この場合、後述するように、共有情報バスＢＳ９
には自管理機構２２の識別情報が出力される。

以上のようなアクセス動作が行われる場合、第２図の１
６台の各プロセッサ２１間で、処理されるデータに矛盾
が生じないよう、各プロセッサ２１内のＣＰＵキャッシ
ュ制御部３３（第３図）及び各管理機構２２内の２ｎｄ
キャッシュ制御部４３（第４図）は、無矛盾化の処理を
実行する。この処理は、以下に示されるように、リード
アクセスにおいてはケース１〜７の７態様、ライトアク
セスにおいてはケース８〜１１の４態様からなる。また
、リードアクセス及びライトアクセス時のバスモニタリ
ングの処理においてはケース１〜５の５態様からなる。

更に、リードアクセス時又はライトアクセス時にキャッ
シュミスした場合の置換処理においてはケース１〜３の
３態様からなる。

以下、無矛盾化の処理について、第１１図（ａ）、（ｂ
）のリードアクセス及びライトアクセスに対する状態遷
移図、第１２図のバスモニタリングに対する状態遷移図
及び第１３図の置換処理に対する状態遷移図を用いなが
ら、順を追って説明する。なお、特には指示しないが随
時これらの図面を参照するものとする。

１−ドアクセス・−スＩＳ リードアクセス時に、ＣＰＵキャッシュ３１がキャッシ
ュヒットした場合（Ｓｌ）、以下の動作が実行される。

ＣＰＵキャッシュ制御部３３は、リードアクセス時のＣ
ＰＵアドレスａ１に基づいてブロック内アドレスａ３（
第５図参照）を指定し、＃１〜＃４のうちキャツシュヒ
ツトしたウェイのＣＰＵキャッシュ３１から出力される
ブロックデータ８１（第８図参照）のうち、上記ブロッ
ク内アドレスａ３で指定されるデータを、ＣＰＵデータ
ハ゛スＢＳ２に出力する。

リードアクセス・ケース２　Ｓ２→Ｓ３→Ｓ４リ一ドア
クセス時に、ＣＰＵキャッシュ３１がキャッシュミスし
た場合（Ｓ２）、そのＣＰＵキャッシュ３１に対応する
プロセッサ２１が接続される管理機構２２の２ｎｄキャ
ッシュ制御部４３（２ｎｄキヤツシユ装置２８内）に制
御が移る。

続いて、２ｎｄキヤツシユ４１がアクセスされ、その結
果、２ｎｄキヤツシユ４１もキャッシュミスした場合（
Ｓ３）、２ｎｄキャッシュ制御部４３は、ＭＳ２４をア
クセスする。

これに対して、他の管理機構２２では、後述するハスモ
ニタリングが実行されている。この結果、他の管理機構
２２に、指定されたＣＰＵアドレスａ１に対応するＭＳ
２４と同じ内容のブ・ロックデータが存在しくＳ４）、
そこから管理機構−ＭＳインタフェース２３の共有情報
ハスＢＳ９に共有情報が出力されている場合には（これ
についてはパスモニタリングの説明において後述する）
、以下の動作が実行される。

まず、２ｎｄキャッシュ制御部４３は、ＭＳ２４から直
接ブロックデータを読み込み、２ｎｄキヤツシユ４１に
書き込む。ここで、２ｎｄキャッシュ制御部４３は、リ
ードアクセスにより指定されたＣＰＵアドレスａ１に基
づ＜　２ｎｄタグアドレスａ４　（第５図参照）を指定
する。また、２ｎｄキャッシュ制御部４３は、上記２ｎ
ｄタグアドレスａ４に対応する第９図の２ｎｄキヤツシ
ユのタグ４２上において、リードアクセスにより指定さ
れたＣＰＵアドレスａ１に基づ＜２ｎｄタグデータｄ２
を２ｎｄタグデータｄ６として格納し、同時に、有効ビ
ットｂ５をオンしくビット「１」を立てる。以下同じ）
、更新ビットｂ８、主記憶不一致ビットｂ９及び管理機
構内共有ビットｂ６をオフしくビット「０」を立てる。

以下同じ）、更に、前述の共有情報に基づいて他管理機
構共有ビットｂ７をオンし、同時に、＃１〜＃４の管理
機構有効ピッ）ｂ４のうち、共有情報で指定されている
管理機構２２に対応するビットをオンする。

続いて、２ｎｄキャッシュ制御部４３は、ＣＰＵ−管理
機構インタフェース２５のデータバスＢＳ５を介してＭ
Ｓ２４から読み込んだブロックデータを、また、同じく
タグアドレスバスＢＳ３を介して共有化のコマンドを、
共にリードアクセスの発生したプロセッサ２１のＣＰＵ
キャッシュ制御部３３（ＣＰＵキャッシュ装置２７内）
に出力する。これにより、ＣＰＵキャッシュ制御部３３
は、まず上記ブロックデータをブロックデータ８１とし
て（第８図参照）、ＣＰＵキャッシュ３１に書き込む。

このとき、ＣＰＵキャッシュ制御部３３は、リードアク
セスにより指定されたＣＰＵアドレスａ１に基づ＜　Ｃ
ＰＵタグアドレスａ２（第５図参照）を指定し、＃１〜
＃４のうち空いているウェイのＣＰＵキャッシュ３１を
選択する。空いているウェイとは、ＣＰＵタグアドレス
ａ２に対応するＣＰＵキャッシュのタグ３２の有効ビッ
トｂ２　（第７図参照）がオフになっているウェイであ
る。なお、いずれのウェイも空いていない場合について
は、後述する置換処理によりウェイが選択される。続い
て、ＣＰＵキャッシュ制御部３３は、上記ＣＰＵタグア
ドレスａ２及び選択したウェイに対応するＣＰＵキャッ
シュのタグ３２上において、リードアクセスにより指定
されたＣＰＵアドレスａ１に基づ＜　ＣＰＵタグデータ
ｄ１をＣＰＵタグデータｄ３として格納し、同時に、Ｃ
ＰＵアドレスａ１に基づ＜２ｎｄタグアドレスａ４とＣ
ＰＵタグアドレスａ２の差の６ビット（第５図参照）を
２ｎｄローケーシヨンｄ４として格納し、加えて、有効
ビットｂ２をオンし、前述の共有化のコマンドに基づい
て共有ピッ）ｂｌをオンする（第７図参照）。

以上の動作と共に、ＣＰＵキャッシュ制御部３３は、上
記ＣＰＵキャッシュ３１に書き込んだブロックデータを
、ケース１の場合と同様にして、ＣＰＵデータバスＢＳ
２に読み出す。

更に、ＣＰＵキャッシュ制御部３３は、上述のように選
択したウェイ番号を、ＣＰＵ−管理機構インタフェース
２５のリアルアドレスバスＢＳ４を介して、対応する管
理機構２２の２ｎｄキャッシュ制御部４３に通知する。

２ｎｄキャッシュ制御部４３は、これを受けて、リード
アクセスにより指定されたＣＰＵアドレスａ１に基づく
２ｎｄタグアドレスａ４（第５図参照）に対応する２ｎ
ｄキヤツシユのタグ４２上において、上記プロセッサ２
１に対応する部分の有効ビットｂ３をオンし、受は取っ
たウェイ番号をウェイ番号ｄ７として登録する。

１−ドアクセス・−ス３Ｓ−５−Ｓ リードアクセス時に、ＣＰＵキャンシュ３１がキャッシ
ュミスしくＳｚ）、２ｎｄキヤツシユ４１もキャッシュ
ミスする（Ｓ３）ところまでは、ケース２と同じである
。そして、２ｎｄキャッシュ制御部４３がＭＳ２４をア
クセスし１、他の管理機構２２における後述するパスモ
ニタリングの結果、他の管理機構２２に、指定されたＣ
ＰＵアドレスａ１に対応するブロックデータが存在せず
（Ｓ５）、そこから管理機構−ＭＳインタフェース２３
には何も出力されなかった場合には、以下の動作が実行
される。

まず、ＭＳ２４から２ｎｄキヤツシユ４１及びＣＰＵキ
ャッシュ３１へのブロックデータの書き込み、２ｎｄキ
ヤツシユのタグ４２への有効ビットｂ３及びウェイ番号
ｄ７の設定、ブロックデータのＣＰＵデータバスＢＳ２
への読み出し等は、ケース２の場合と同様である。

但し、ケース２の場合と異なり、管理機構−ＭＳインタ
フェース２３の共有情報パスＢＳ９には他の管理機構２
２から共有情報は出力されないため、２ｎｄキャッシュ
制御部４３は、２ｎｄタグアドレスａ４に対応する２ｎ
ｄキヤンシユのタグ４２上において、第９図の他管理機
構共有ピッ）ｂ７はオフする。

また、２ｎｄキャッシュ制御部４３からＣＰＵキャッシ
ュ制御部３３へは、共有化のコマンドは出力されないた
め、ＣＰＵキャッシュ制御部３３は、ＣＰＵタグアドレ
スａ２及び選択したウェイに対応するＣＰＵキャッシュ
のタグ３２上において、共有ビットｂ１はオフする。

リードアクセス・ケース４　Ｓ２→Ｓ　３−　Ｓ　ｂ　
）リードアクセス時に、ＣＰＵキャッシュ３１がキャッ
シュミスしくＳｚ）、２ｎｄキヤツシユ４Ｉもキャッシ
ュミスする（Ｓ３）ところまでは、ケース２又は３と同
じである。そして、２ｎｄキャッシュ制御部４３がＭＳ
２４をアクセスし、他の管理機構２２における後述する
パスモニタリングの結果、他の管理機構２２に、指定さ
れたＣＰＵアドレスａｌに対応し、ＭＳ２４の内容より
新しい最新のブロックデータが存在しくＳ６）、そこか
ら管理機構−ＭＳインタフェース２３のデータバスＢＳ
６に当該ブロックデータが出力され、同じく共有情報ハ
スＢＳ９に共有情報が出力されている場合には（これに
ついて゛はパスモニタリングの説明において後述する）
、以下の動作が実行される。

まず、２ｎｄキャッシュ制御部４３は、他の管理機構２
２から管理機構−ＭＳインタフェース２３のデータバス
ＢＳ６に出力されたブロックデータを読み込み、２ｎｄ
キヤツシユ４１に書き込む。ここで、２ｎｄキャッシュ
制御部４３は、リードアクセスにより指定されたＣＰＵ
アドレスａ１に基づ＜２ｎｄタグアドレスａ４　（第５
図参照）を指定する。その後は、２ｎｄキャッシュ制御
部４３及びＣＰＵキャッシュ制御部３３が、ケース２の
場合と同様の動作を実行して、上記ブロックデータの２
ｎｄキヤツシユ４１及びＣＰＵキャッシュ３１への書き
込み、２ｎｄキヤツシユのタグ４２への有効ビットｂ５
、更新ピッ）ｂ８、管理機構内共有ピントｂ６、他管理
機構共有ピッ）ｂ７及び管理機構有効ビットｂ４の設定
、ＣＰＵキャッシュのタグ３２への有効ビットｂ２及び
共有ビットｂ１の設定、２ｎｄキヤツシユのタグ４２へ
の有効ビットｂ３及びウェイ番号ｄ７の設定等を行い、
それと共に、当該ブロックデータをＣＰＵデータバスＢ
Ｓ２に読み出す。

但し、上述のブロックデータはＭＳ２４からではなく他
の管理機構２２から読み込まれたデータであり、上記２
ｎｄタグアドレスａ４に対応する２ｎｄキヤツシユ４１
の内容とＭＳ２４の内容は一致していないため、２ｎｄ
キャッシュ制御部４３は、２ｎｄタグアドレスａ４に対
応する２ｎｄキヤツシユのりグ４２上の主記憶不一致ビ
ットｂ９はオンする。

リードアクセス・ケース５Ｓ２−５．−５．→Ｓ。

リードアクセス時に、ＣＰＵキャッシュ３１がキャッシ
ュミスした場合（ＳＺ）　、そのＣＰＵキャッシュ３１
に対応するプロセッサ２１が接続される管理機構２２の
２ｎｄキャッシュ制御部４３（２ｎｄキヤツシユ装置２
８内）に制御が移る。

続いて、２ｎｄキヤツシユ４１がアクセスされ、その結
果、２ｎｄキヤツシユ４１がキャツシュヒツトした場合
（Ｓｔ）、２ｎｄキャッシュ制御部４３は、リードアク
セスにより指定された２ｎｄタグアドレスａ４に対応す
る２ｎｄキヤツシユのタグ４２において、第９図の各ビ
ットの内容をチエツクする。

この結果、管理機構内共有ピッ）ｂ６及び他管理機構共
有ビットｂ７ともオフであるが、リードアクセスが発生
したプロセッサ２１以外の自管理機構２２内のいずれか
１つのみのプロセッサ２１に対応する有効ビットｂ３が
オンと判別されることにより、当該１つのプロセッサ２
１のみが指定されたＣＰＵアドレスａ１によって定まる
ブロックデータを所有していると判別された場合（Ｓ８
）、２ｎｄキャッシュ制御部４３は、更に第９図の更新
ビットｂ８の内容をチエツクする。この結果、更新ビッ
トｂ８がオフであると判別されると（Ｓ９）、以下の動
作が実行される。

まず、２ｎｄキャッシュ制御部４３は、２ｎｄタグアド
レスａ４に対応する２ｎｄキヤツシユのタグ４２上の管
理機構内共有ピッ１−ｂ６をオンする。

続いて、２ｎｄキャッシュ制御部４３は、ＣＰＵ−管理
機構インタフェース２５のデータバスＢＳ５を介して、
２ｎｄタグアドレスａ４に対応する２ｎｄキヤツシユ４
１から出力されるブロックデータ１０１（第１０図参照
）を、また、同じくタグアドレスバスＢＳ８を介して共
有化のコマンドを、共にリードアクセスの発生したプロ
セッサ２１の゛ＣＰＵキャッシュ制御部３３（ＣＰＵキ
ャッシュ装置２７内）に圧力する。

これにより、ケース２の場合と同様にして、ＣＰＵキャ
ッシュ制御部３３が、上記ブロックデータのＣＰＵキャ
ッシュ３１への書き込み、ＣＰＵキャッシュのタグ３２
の有効ビットｂ２及び共有ビットｂ１のオン設定、２ｎ
ｄキャッシュ制御部４３へのウェイ番号の通知等の動作
を行い、２ｎｄキャッシュ制御部４３が、２ｎｄキヤツ
シユのタグ４２への有効ビットｂ３及びウェイ番号ｄ７
の設定を行い、それと共に、ＣＰＵキャッシュ制御部３
３が、上記ＣＰＵキャッシュ３１に書き込んだブロック
データをＣＰＵデータバスＢＳ２に読み出す。

また、２ｎｄキャッシュ制御部４３は、、ＣＰＵ−管理
機構インタフェース２５のタグアドレスバスＢＳ３を介
して、第９図の有効ビットｂ３がオンとなっているプロ
セッサ２１のＣＰＵキャッシュ制御部３３に対しても、
共有化のコマンドを発行する。この場合、第９図のオン
となっている有効ビットｂ３に対応するウェイ番号ｄ７
とＣＰＵアドレスａ１も同時に転送される。これによっ
て、当該ＣＰＵキャッシュ制御部３３は、ＣＰＵアドレ
スａ１に基づ＜ＣＰＵタグアドレスａ２及びウェイ番号
ｄ７に対応するＣＰＵキャッシュのタグ３２上の共有ビ
ットｂｌ　（第７図参照）をオンする。

リードアクセス・ケース６　ｓ２→Ｓ、→Ｓ→ＳＳ−Ｓ
リードアクセス時ｎｄキャッシュ制御部４３が第９図の
更新ビットｂ８の内容をチエツクするところまでのシー
ケンスはケース５と同じである。

この結果、ケース５の場合と逆に、更新ピッ）ｂ８がオ
ンであると判別されると（ｓｌｏ）、以下の動作が実行
される。

まず、２ｎｄキャッシュ制御部４３は、ＣＰＵ−管理機
構インタフェース２５のタグアドレスバスＢＳ３を介し
て、第９図の有効ビットｂ３がオンとなっているプロセ
ッサ２１のＣＰＵキャッシュ制御部３３に、ブロックデ
ータの転送コマンドを発行する。

この場合、第９図のオンとなっている有効ビットｂ３に
対応するウェイ番号ｄ７とＣＰＵアドレスａ１も同時に
転送される。これによって、当該ＣＰＵキャッシュ制御
部３３は、ＣＰＵアドレスａ１に基づくＣＰＵタグアド
レスａ２及びウェイ番号ｄ７に対応するＣＰＵキャッシ
ュ３１からブロックデータを読み出して、ＣＰＵ−管理
機構インタフェース２５のリアルアドレスバスＢＳ４を
介して、管理機構２２内の２ｎｄキャッシュ制御部４３
に転送する。また、ＣＰＵタグアドレスａ２に対応する
ＣＰＵキャッシュのタグ３２の共有ピッ）ｂｌ（第７回
参照）をオンする。

続いて、２ｎｄキャッシュ制御部４３は、上述のブロッ
クデータを読み込み、２ｎｄキヤツシユ４１に書き込む
。ここで、２ｎｄキャッシュ制御部４３は、リードアク
セスにより指定されたＣＰＵアドレスａ１に基づ＜　２
ｎｄタグアドレスａ４　（第５図参照）を指定する。

また、２ｎｄキャッシュ制御部４３は、２ｎｄタグアド
レスａ４に対応する２ｎｄキヤツシユのタグ４２におい
て、更新ピッ）ｂ８（第９図参照）をオフし、ケース５
と同様に管理機構内共有ピッ）ｂ６をオンする。

これ以後は、ケース５の場合と同様に、２ｎｄキヤツシ
ユ４１からＣＰＵキャッシュ３１へのブロックデータ１
０１の転送、ＣＰＵキャッシュのタグ３２の各ビットの
設定、２ｎｄキヤツシユのタグ４２への有効ビットｂ３
及びウェイ番号ｄ７の設定等の動作を行い、それと共に
、当該ブロックデータをＣＰＵデータバスＢＳ２に読み
出す。

但し、第９図の有効ビットｂ３がオンとなっているプロ
セッサ２１のＣＰＵキャッシュのタグ３２の共有ビット
ｂ１（第７図参照）は既にオンとされているため、ＣＰ
Ｕキャッシュ制御部３３から同プロセッサ２１のＣＰＵ
キャッシュ制御部３３に対しては共有化のコマンドは発
行されない。

リードアクセス・ケース７　５ｚ−５７−５＋リ一ドア
クセス時に、ＣＰＵキャッシュ３１がキャッシュミスし
くＳｚ）、２ｎｄキヤツシユ４１がキャツシュヒツトし
くＳ７）、これにより２ｎｄキャッシュ制御部４３がリ
ードアクセスにより指定された２ｎｄタグアドレスａ４
に対応する２ｎｄキヤツシユのタグ４２において、第９
図の各ビットの内容をチエツクするところまでは、ケー
ス５又は６と同じである。これにより、第１の場合とし
て、管理機構内共有ピッ）ｂ６がオンで他管理機構共有
ビットｂ７がオフと判別されることにより、自管理機構
２２に接続される複数のプロセッサ２１が、指定された
ＣＰＵアドレスａ１によって定まるブロックデータを共
有していると判別された場合、第２の場合として、管理
機構内共有ビットｂ６はオフであるが、リードアクセス
が発生したプロセッサ２１以外の自管理機構２２内の１
つのプロセッサ２１に対応する有効ピッ）ｂ３がオンと
判別され、かつ他管理機構共有ビットｂ７がオンと判別
されることにより、自管理機構２２に接続される１つの
プロセッサ２１及び他管理機構２２に接続されるプロセ
ッサ２１が、上述のブロックデータを共有していると判
別された場合、或いは第３の場合として、管理機構内共
有ピッ）ｂ６及び他管理機構共有ピッ）ｂ７が共にオン
と判別されることにより、自管理機構２２に接続される
複数のプロセッサ２１及び他管理機構２２に接続される
プロセッサ２１が、上述のブロックデータを共有してい
ると判別された場合のいずれかの場合には（ＳＩＩ）、
以下の動作が実行される。なお、更新ビットｂ８の内容
は判別しない。

２ｎｄキャッシュ制御部４３は、２ｎｄキヤツシユ４１
において、ＣＰＵ−管理機構インタフェース２５のデー
タバスＢＳ５を介してリードアクセスにより指定された
２ｎｄタグアドレスａ４から出力されるブロックデータ
１０１（第１０図参照）を、また、同じくタグアドレス
バスＢＳ３を介して共有化のコマンドを、共にリードア
クセスの発生したプロセッサ２１のＣＰＵキャッシュ制
御部３３（ＣＰＵキャッシュ装置２７内）に出力する。

これ以降は、ケース２の場合と同様にして、ＣＰＵキャ
ッシュ制御部３３及び２ｎｄキャッシュ制御部４３が、
上記ブロックデータのＣＰＵキャッシュ３１への書き込
み、ＣＰＵキャッシュのタグ３２の有効ビン）ｂ２及び
共有ピッ）ｂｌの設定、２ｎｄキヤツシユのタグ４２へ
の有効ビットｂ３及びウェイ番号ｄ７の設定、上記ブロ
ックデータのＣＰＵデータバスＢＳ２への読み出し等の
動作を行う。

ライトアクセス・ケース８Ｓ、→Ｓ。

ライトアクセス時に、ＣＰＵキャッシュ３１がキャツシ
ュヒツトした場合（Ｓ＋ｚ）　、ＣＰ　Ｕキャッシュ制
御部３３は、ライトアクセス時のＣＰＵアドレスａ１に
基づいてブロック内アドレスａ３　（第５図参照）を指
定し、＃１〜＃４のうちキャツシュヒツトしたうエイの
ＣＰＵキャッシュ３１に、ＣＰＵデータバスＢＳ２から
入力するデータを書き込む。

更に、ＣＰＵキャッシュ制御部３３は、ＣＰＵアドレス
ａ１に基づ＜　ＣＰＵタグアドレスａ２に対応するＣＰ
Ｕキャッシュのタグ３２において、共有ビットｂｌ（第
７図参照）がオンか否かをチエツクする。

この結果、共有ビットｂ１がオフの場合には（５１：Ｉ
）、ＣＰＵキャッシュ制御部３３は、ＣＰＵタグアドレ
スａ２に対応するＣＰＵキャッシュのタグ３２から６ビ
ットの２ｎｄローケーシヨンｄ４　（第７図参照）を読
み出し、１０ビットのＣＰＵタグアドレスａ２と合わせ
て１６ビットのアドレスデータとして、ＣＰＵ−管理機
構インタフェース２５のタグアドレスバスＢＳ３を介し
て、管理機構２２の２ｎｄキャッシュ制御部４３（２ｎ
ｄキヤツシユ装置２８内）に転送する。上述の１６ビッ
トのアドレスデータは、第５図かられかるように、２ｎ
ｄキヤツシユ装置２８内においては、ＣＰＵアドレスａ
１から求まる２ｎｄタグアドレスａ４にほかならない。

これにより、２ｎｄキャッシュ制御部４３においてＣＰ
Ｕアドレスａ１から２ｎｄタグアドレスａ４を求める動
作が省略でき、高速処理を行°える。

上述の動作に続き、２ｎｄキャッシュ制御部４３は、上
述の（ＣＰＵタグアドレスａ２＋　２　ｎ　ｄローケー
ションｄ４）で２ｎｄキヤツシユのタグ４２をアクセス
し、そのアドレスにおける第９図の更新ビットｂ８をオ
ンする。

ライトアクセス・　−ス９　Ｓ　−４Ｓ　→Ｓライトア
クセス時に、ＣＰＵキャッシュ３１がキャツシュヒツト
しく５１２　）　、ＣＰＵキャッシュ制御部３３が、Ｃ
ＰＵキャッシュ３１にデータを書き込んだ後、ＣＰＵキ
ャッシュのタグ３２の共有ビットｂ１をチエツクすると
ころまで７は、ケース８と同様である。この結果、共有
ビットｂｌがオンの場合には（Ｓ＋、）、ケース８の場
合と同様に、ＣＰＵキャッシュ制御部３３が（ＣＰＵタ
グアドレスａ２＋　２　ｎｄローケーションｄ４）を２
ｎｄキャッシュ制御部４３に転送する。

上述の動作の後、２ｎｄキャッシュ制御部４３は、上述
の（ＣＰＵタグアドレスａ２＋　２　ｎ　ｄローケーシ
ョンｄ４）で２ｎｄキヤツシユのタグ４２をアクセスし
、そのアドレスにおける第９図の他管理機構共有ビット
ｂ７をチエツクする。

この結果、他管理機構共有ピッ）ｂ７がオフで、自管理
機構２２内の他のプロセッサ２１が、ＣＰＵアドレスａ
１に対応するブロックデータを、ライトアクセスの発生
したプロセッサ２１と共有していると判別された場合（
Ｓ＋、）には（この場合、管理機構内共有ピッＩ−ｂ６
は必ずオンとなっている）、２ｎｄキャッシュ制御部４
３は、（ＣＰＵタグアドレスａ２＋２　ｎ　ｄローケー
ションｄ４）に対応する２ｎｄキヤツシユのタグ４２に
おいて、第９図の更新ビットｂ８をオンにすると共に、
管理機構内共有ビットｂ６をオフする。

それと共に、２ｎｄキャッシュ制御部４３は、ＣＰＵ−
管理機構インタフェース２５のタグアドレスバスＢＳ３
を介して、第９図の有効ビットｂ３がオンとなっている
プロセッサ２１のＣＰ、Ｕキャッシュ制御部３３（ＣＰ
Ｕキャッシュ装置２７内）に、有効ピッ）ｂ３に対応す
るウェイ番号ｄ７及びＣＰＵタグアドレスａ２と共に、
無効化のコマンドを発行する。

これによって、更新前のブロックデータを共有していた
プロセッサ２１のＣＰＵキャッシュ制御部３３が、ＣＰ
Ｕタグアドレスａ２及びウェイ番号ｄ７に対応するＣＰ
Ｕキャッシュのタグ３２上の有効ビットｂ２をオフし、
当該ブロックデータを無効化する。

マタ、２ｎｄキャッシュ制御部４３は、上述のオンとな
っていた有効ビットｂ３をオフした後、ＣＰＵ−管理機
構インタフェース２５のタグアドレスバスＢＳ３を介し
て、ライトアクセスの発生したプロセッサ２１のＣＰＵ
キャッシュ制御部３３に、共有オフのコマンドを発行す
る。これにより、当該ＣＰＵキャッシュ制御部３３が、
ＣＰＵタグアドレスａ２に対応するＣＰＵキャッシュの
タグ３２上の共有ビットｂ１をオフする。

一イトアクセス・　−ス１０　Ｓ　→Ｓ　→Ｓライトア
クセス時に、ＣＰＵキャッシュ３１がキャツシュヒツト
しくＳ＋ｚ　）、ＣＰＵキャッシュ制御部３３が、ＣＰ
Ｕキャッシュ３１にデータを書き込んだ後、ＣＰＵキャ
ッシュのタグ３２の共有ビットｂ１をチエツクした結果
共有ビットｂ１のオンを判別しく５１４）、ＣＰＵキャ
ッシュ制御部３３が（ＣＰＵタグアドレスａ２＋２　ｎ
　ｄローケーションｄ４）を２ｎｄキャッシュ制御部４
３に転送し、更に、２ｎｄキャッシュ制御部４３が、上
述の（ＣＰＵタグアドレスａ２＋２　ｎ　ｄローケーシ
ョンｄ４）で２ｎｄキヤツシユのタグ４２をアクセスし
、そのアドレスにおける第９図の他管理機構共有ピッ）
ｂ７をチエツクするところまでは、ケース９と同様であ
る。

この結果、他管理機構共有ピッ）ｂ７がオンで、他管理
機構２２のプロセッサ２１が、ＣＰＵアドレスａ１に対
応するブロックデータを、ライトアクセスの発生したプ
ロセッサ２１と共有していると判別された場合（Ｓ＋６
）　、２　ｎ　ｄキャッシュ制御部４３は、（ＣＰＵタ
グアドレスａ２＋２　ｎ　ｄローケーションｄ４）に対
応する２ｎｄキヤツシユのタグ４２において、第９図の
更新ビットｂ８をオンにすると共に、他管理機構共有ビ
ン）ｂ７及びオンとなっている管理機構有効ビットｂ４
をオフする。

それと共に、２ｎｄキャッシュ制御部４３は、管理機構
−ＭＳインタフェース２３のタグアドレスバスＢＳ３に
、　（ＣＰＵタグアドレスａ２＋２ｎｄｏ−ケーション
ｄ４）である２ｎｄタグアドレスａ４と無効化コマンド
を出力し、同じく共有情報バスＢＳ９に自管理機構２２
の識別情報を出力する。これに対して、他の管理機構２
２では、後述するハスモニタリングが実行されている。

この結果、対応する他の管理機構２２においてブロック
データの無効化が行われる。

更に、２ｎｄキャッシュ制御部４３は、ｃｐｕ−管理機
構インタフェース２５のタグアドレスバスＢＳ３を介し
て、ライトアクセスの発生したプロセッサ２１のＣＰＵ
キャッシュ制御部３３に、共有オフのコマンドを発行す
る。これにより、当該ＣＰＵキャッシュ制御部３３が、
ＣＰＵタグアドレスａ２に対応するＣＰＵキャッシュの
タグ３２上の共有ビットｂ１をオフする。

なお、本ケースにおいて、他管理機構共有ピッ）ｂ７が
オンであると同時に、管理機構内共有ピッ）ｂ６もオン
となっている場合は、２ｎｄキャッシュ制御部４３は、
上述の動作に続いて、ケース９の場合と同様、第９図の
有効ピッ）ｂ３がオンとなっているプロセッサ２１のＣ
ＰＵキャッシュ制御部３３に無効化のコマンドを発行し
て、当１ｃＰＵキャッシュ制御部３３に無効化を行わせ
、管理機構内共有ビットｂ６及びオンとなっていた有効
ビットｂ３をオフする。

一イトアクセス・　−ス１１　Ｓ７→Ｓ１ライトアクセ
ス時に、ＣＰＵキャッシュ３１がキャッシュミスした場
合（Ｓ＋７）は、以下の処理が行われる。

まず、前述のリードアクセス時にＣＰＵキャッシュ３１
がキャッシュミスした場合のケース２〜ケース７のいず
れかの処理が、ＣＰＵキャッシュのタグ３２及び２ｎｄ
キヤツシユのタグ４２の各ビットの状態に応じて実行さ
れる。これにより、ＣＰＵアドレスａ１に基づ＜ＣＰＵ
タグアドレスａ２に対応するＣＰＵキャッシュ３１のい
ずれかのウェイに、必要なブロックデータが読み込まれ
る。

続いて、前述のライトアクセス時にＣＰＵキャッシュ３
１がキャツシュヒツトした場合のケース８〜ケース１０
のいずれかの処理が、ＣＰＵ−１ヤツシユのタグ３２及
び２ｎｄキヤツシユのタグ４２の各ビットの状態に応じ
て実行される（Ｓｕ＋）。これにより、ＣＰＵアドレス
ａｌに基づ＜　ＣＰＵタグアドレスａ２に対応するＣＰ
Ｕキャッシュ３１上において、上述の如く読み込まれた
ブロックデータが書き替えられる。

バスモニタリング几　の 本実施例のようなマルチプロセッサシステムにおいては
、各プロセッサ２１間のデータの統一性を図るため、管
理機構２２の２ｎｄキヤツシユ装置２８内の２ｎｄキャ
ッシュ制御部４３（第４図参照）が、管理機構−ＭＳイ
ンタフェース２３の各バスを常に監視しており、以下に
示されるような処理を行う。

この処理をバスモニタリングと呼ぶ。

バスモニタリング・ケース！１１．→Ｓ２゜２ｎｄキャ
ッシュ制御部４３が、管理機構−ＭＳインタフェース２
３の各バスを常に監視していて、リアルアドレスバスＢ
Ｓ７にアドレスデータが出力されたことを検出すること
により、前述のリードアクセス時のケース２〜ケース４
又はライトアクセス時のケース１１において、他の管理
機構２２がＭＳ２４をアクセスしたことを検出すると、
２ｎｃｌキャッシュ制御部４３は、リアルアドレスバス
ＢＳ７から入力するＣＰＵアドレスａ１に基づ＜２ｎｄ
タグアドレスａ４及び２ｎｄタグデータｄ２によって、
２ｎｄキヤ・ンシュ４１をアクセスする（５１９）。す
なわち、２ｎｄキャッシュ制御部４３は、２ｎｄキヤツ
シユのタグ４２に対して２ｎｄタグアドレスａ４を指定
すると共に、比較器４４に対して２ｎｄタグデータｄ２
を指定する。

この結果、２ｎｄキヤツシユ４１がキャッシュミスした
場合は（Ｓ２ｏ）、今回のバスモニタリングをそのまま
終了する。

バスモニ　リング・　−ス２５９−５　−＋Ｓケースエ
と同様にして、２ｎｄキヤツシユ４１がアクセスされた
結果（５１９）　、２　ｎ　ｄキャッシュ４１がキャツ
シュヒツトした場合は（Ｓ２Ｉ）、更に、２ｎｄタグア
ドレスａ４に対応する２ｎｄキヤンシユのタグ４２にお
いて、第９図の主記憶不一致ビットｂ９及び更新ビット
ｂ８がチエツクされる。この結果、主記憶不一致ピッ１
−ｂ９がオンで、かつ更新ビットｂ８がオフの場合には
（Ｓｚ□）、２ｎｄキャッシュ制御部４３は、２ｎｄキ
ヤツシユのタグ４２における第９図の他管理機構共有ピ
ッ１−ｂ７をチエツクし、これがオンの場合に、更に、
管理機構有効ビン）ｂ４をチエツクし、自管理機構２２
が最も若い番号の管理機構２２であるか否かを判別する
。この結果、最も若い番号でなければ、今回のハスモニ
タリングをそのまま終了する。最も若い番号であるか、
他管理機構共有ピッ）ｂ７がオフの場合には、以下の動
作が実行される。

２ｎｄキヤツシユ制御部４３は、２ｎｄキヤツシユ４１
において、リアルアドレスバスＢＳ７から入力したＣＰ
Ｕアドレスａ１に基づ＜　２ｎｄタグアドレスａ４から
出力されるブロックデータ１０１（第１０図参照）を、
管理機構−ＭＳインタフェース２３のデータバスＢＳ６
に出力する。

このとき同時に、２ｎｄキャッシュ制御部４３ば、管理
機構−ＭＳインタフェース２３の共有情報バスＢＳ９に
自管理機構２２の識別情報を出力する。

更に、２−　ｎ　ｄキャッシュ制御部４３は、２ｎｄタ
グアドレスａ４に対応する２ｎｄキヤツシユのタグ４２
において、第９図の他管理機構共有ピッＩ−ｂ７をオン
し、＃１〜＃４の管理機構有効ピントｂ４のうちＭＳ２
４をアクセスした管理機構２２に対応するビットをオン
する。どの管理機構２２がＭＳ２４をアクセスしたかは
、管理機構−ＭＳインタフェース２３の共有情報バスＢ
Ｓ９から入力する識別情報によって判別できる（ＭＳ２
４のアクセスの説明参照）。

加えて、２ｎｄキャッシュ制御部４３は、ＣＰＵ−管理
機構インタフェース２５のタグアドレスバスＢＳ３を介
して、第９図の有効ビットｂ３がオンとなっているプロ
セッサ２１のＣＰＵキャッシュ制御部３３に、共有化の
コマンドと、第９図のオンとなっている有効ピッ）ｂ３
に対応するウェイ番号ｄ７及びリアルアドレスバスＢＳ
７から入力したＣＰＵアドレスａ１を転送する。これに
より、ＣＰＵキャッシュ制御部３３は、ＣＰＵアドレス
ａｌに基づ＜　ＣＰＵタグアドレスａ２に対応するＣＰ
Ｕキャッシュのタグ３２上の共有ビン）ｂｌ（第７図参
照）をオンする。

バスモニタリング・ケース３Ｓ５．→Ｓ１→Ｓ２ケース
２と同様の２ｎｄキヤツシユのタグ４２における第９図
の主記憶不一致ビットｂ９及び更新ピッ）ｂ８のチエツ
クの結果、主記憶不一致ピッ）ｂ９がオンで、かつ更新
ビットｂ８もオンの場合（Ｓ　ｚ　３　）には、以下の
動作が実行される。

まず、２ｎｄキャッシュ制御部４３は、ＣＰＵ−管理機
構インタフェース２５のタグアドレスバスＢＳ３を介し
て、第９図の有効ビットｂ３がオンとなっているプロセ
ッサ２１のＣＰＵキャッシュ制御部３３に、ブロックデ
ータの転送コマンドを発行する。

この場合、第９図のオンとなっている有効ビットｂ３に
対応するウェイ番号ｄ７とリアルアドレスバスＢＳ７か
ら入力したＣＰＵアドレスａ１も同時に転送される。こ
れによって、当該ＣＰＵキャッシュ制御部３３は、ＣＰ
Ｕアドレスａ１に基づ＜　ＣＰＵタグアドレスａ２に対
応するＣＰＵキャッシュ３１からブロックデータを読み
出して、ＣＰＵ−管理機構インタフェース２５のリアル
アドレスバスＢＳ４を介して、管理機構２２内の２ｎ’
ｄキャッシュ制御部４３に転送する。

続いて、２ｎｄキャッシュ制御部４３は、上述のブロッ
クデータを読み込み、２ｎｄキヤツシユ４１に書き込む
。ここで、２ｎｄキャッシュ制御部４３は、リアルアド
レスバスＢＳ７から入力したＣＰｔＪアドレスａｌに基
づ＜　２ｎｄタグアドレスａ４　（第５図参照）を指定
する。また、２ｎｄキャッシュ制御部４３は、２ｎｄタ
グアドレスａ４に対応する２ｎｄキヤツシユのタグ４２
において、更新ビットｂ８をオフする。

これ以後は、ケース２の場合と同様に、２ｎｄキャッシ
ュ制御部４３が、ブロックデータ１０１のデータバスＢ
Ｓ６への出力、共有情報バスＢＳ９への自管理機構２２
の識別情報の出力、他管理機構共有ピッ１−ｂ７及び管
理機構有効ピッ１−ｂ４の設定、対応するＣＰＵキャッ
シュ制御部３３への共有化コマンドの発行の各動作を行
う。

バスモニタリング・ケース４Ｓ１．→５２１　→５２４
ケース２又は３と同様の２ｎｄキヤツシユのタグ４２に
おける第９図の主記憶不一致ビットｂ９及び更新ビット
ｂ８のチエツクの結果、主記憶不一致ビットｂ９がオフ
の場合（Ｓ　ｚ　ａ　）には（この場合は、更新ピッ１
−ｂ８は必ずオフである）、以下の動作が実行される。

すなわち、２ｎｄキャッシュ制御部４３は、ブロックデ
ータ１０１のデータバスＢＳ６への出力動作を行わない
こと以外は、ケース２の場合と同様に、共有情報バスＢ
Ｓ９への自管理機構２２の識別情報の出力、他管理機構
共有ビットｂ７及び管理機構有効ビン）ｂ４の設定、対
応するＣＰＵキャッシュ制御部３３への共有化コマンド
の発行の各動作を行う。

バスモニタリング・ケース５　（Ｓｚｓ）各２ｎｄキヤ
ツシユ制御部４３が管理機構−ＭＳインタフェース２３
の各バスを常に監視していて、タグアドレスバス８５８
に２ｎｄタグアドレスａ４と無効化コマンドが出力され
たことを検出することにより、他の管理機構２２が無効
化を要求したことを検出すると（Ｓｚｓ）　、２　ｎ　
ｄキャッシュ制御部４３は、タグアドレスバスＢＳ８か
ら入力する２ｎｄタグアドレスａ４によって、２ｎｄキ
ヤツシユのタグ４２をアクセスする。そして、第９図の
＃１〜＃４の管理機構有効ピッ）ｂ４のうち、共有情報
バスＢＳ９がら入力する識別情報（ライトアクセスに関
するケース１０参照）に対応する管理機構２２に対応す
るビットがオンになっていなければ、今回のハスモニタ
リングを終了する。オンになっていれば以下の処理が実
行される。

マス、２ｎｄキャッシュ制御部４３は、上述のオンにな
っている管理機構有効ピッ）ｂ４をオフし、かつ他管理
機構共有ビットｂ７をオフする。

続いて、２ｎｄキャッシュ制御部４３は、ＣＰＵ−管理
機構インタフェース２５のタグアドレスバスＢＳ３を介
して、第９図の有効ビットｂ３がオンとなっているプロ
セッサ２１のＣＰＵキャッシュ制御部３３（ＣＰＵキャ
ッシュ装置２７内）に、無効化のコマンドを、有効ビッ
トｂ３に対応するウェイ番号ｄ７及びＣＰＵタグアドレ
スａ２　（タグアドレスバスＢＳ８から入力する２ｎｄ
タグアドレスａ４の下位１０ビットとして決定できる。

第５図参照）と共に発行する。これにより、当該ＣＰＵ
キャッシュ制御部３３が、ＣＰＵタグアドレスａ２及び
ウェイ番号ｄ７に対応するＣＰＵキャッシュのタグ３２
上の有効ビットｂ２をオフし、対応するｃＰＵキャッシ
ュ３１上のブロックデータを無効化する。

１換処理■前提 今、ＣＰＵキャッシュ制御部３３がＣＰＵキャッシュ３
１への書き込みを行う場合、指定されたＣＰＵアドレス
ａ１に基づ＜　（、Ｐ　Ｕタグアドレスバスに対応する
＃１〜＃４のＣＰＵキャッシュのタグ３２のいずれかに
おいて、第７図の有効ビットｂ２がオフになっていれば
、そのタグに対応するウェイのＣＰＵキャッシュ３１は
空いていることになる。ＣＰＵキャッシュ制御部３３は
、ＣＰＵタグアドレスａ２に対応するＣＰＵキャッシュ
３１の上記空きウェイにブロックデータを書き込む場合
、以下の動作を行う。

すなわち、ＣＰｔＪキャッシュ制御部３３は、書き込み
を行おうとするウェイ以外の３っのウェイのＣＰＵタグ
アドレスａ２に対応するＣＰＵキャッシュのタグ３２に
おいて、第７図の２ビットのＬＲＵ制御ビットｄ５をそ
れぞれ読み出し、各２ビットで定まる３つの数値のうち
、最も値の大きい数値に＋１した数値を、書き込みを行
おうとするウェイに対応するＬＲＵ制御ビットｄ５の値
として設定する。

この数値は、最も古く書き込みが行われたウェイにおい
てＯであり、１．２及び３の順に新しく書き込みが行わ
れたウェイとなる。このとき、他のプロセッサ２１と共
有状態にあるブロックデータが書き込まれる場合には、
＋４の重みづけがされ、結局、ＬＲＵ制御ビットｄ５と
しては、０〜７の数値が設定される。

そして、前述のリードアクセス時のケース２〜ケース７
又はライトアクセス時のケース１１において、Ｃ，Ｐ　
Ｕキャッシュ３１がキャッシュミスした後、同キャッシ
ュにブロックデータが書き込まれる場合に、ＣＰＵキャ
ッシュ制御部３３が、指定されたＣＰＵアドレスａ１に
基づ（ＣＰＵタグアドレスａ２に対応する＃１〜＃４の
ＣＰＵキャッシュのタグ３２のアクセスした結果、いず
れのウェイも使用中であるときには、次の処理を行う。

すなわち、ＣＰＵキャッシュ制御部３３は、ＣＰＵタグ
アドレスａ２に対応するＣＰＵキャッシュのタグ３２に
おいて、第７図の２ビットのＬＲＵ制御ビットｄ５をそ
れぞれ読み出し、各２ビットで定まる４つの数値のうち
値が０であるウェイ、すなわち最も古く書き込みが行わ
れたウェイのＣＰＵキャッシュ３１のブロックデータ８
１（第８図参照）を、置換対象として選択する。この場
合、アクセスされたのが最も古いブロックデータが置換
対象とされることから、この選択方式はＬ　ＲＵ　（Ｌ
ｅａｓｔ　Ｒｅｃｅｎｔｌｙ　Ｌｌｓｅｄ）と呼ばれる
。そして、このように選択されたブロックデータに対し
て、以下の置換処理が実行される。

なお、以下の説明では、上述の置換対象となるウェイを
、対象ウェイと呼ぶ。

１ｔ　　　几　　　・　ノ　−ス　Ｉ　　Ｓ２６まず、
ＣＰＵキャッシュ制御部３３は、指定されたＣＰＵアド
レスａ１に基づ＜　ＣＰＵタグアドレスａ２に対応する
上記対象ウェイのＣＰＵキャッシュのタグ３２における
第７図の共有ビン）ｂｌがオフであるか否かを判別する
。

共有ビットｂ１がオフの場合、ＣＰＵキャッシュ制御部
３３は、ＣＰＵタグアドレスａ２に対応するＣＰＵキャ
ッシュのタグ３２から６ビットの２ｎｄローケーシヨン
ｄ４　（第７図参照）を読み出し、１０ビットのＣＰＵ
タグアドレスａ２と合わせて１６ビットのアドレスデー
タとして、ＣＰＵ−管理機構インタフェース２５のタグ
アドレスバスＢＳ８を介して、管理機構２２の２ｎｄキ
ャッシュ制御部４３（２ｎｄキヤツシユ装置２８内）に
対して、問い合わせを行う。これにより、２ｎｄキャッ
シュ制御部４３は、上記１６ビットのアドレスデータ（
これは、前述したように２ｎｄタグアドレスａ４に等し
い）で２ｎｄキヤツシユのタグ４２をアクセスし、第９
図の主記憶不一致ピッ１−ｂ９及び更新ピッ１−ｂ８の
内容を判別する。そして、２ｎｄキャッシュ制御部４３
は、この判別結果を、タグアドレスバスＢＳ８等を介し
てＣＰＵキャッシュ制御部３３に通知する。

主記憶不一致ビットｂ９及び更新ピッ）ｂ８のいずれも
オフの場合、すなわち、ＣＰＵアドレスａ１に対応する
ＣＰＵキャッシュ３１内のブロックデータ８１（第８図
参照）が、ＭＳ２４内の対応するブロックデータと同じ
ものである場合（５２６）には、ＣＰＵキャッシュ制御
部３３は、以下の動作を行う。

まず、ＣＰＵキャッシュ制御部３３は、ＣＰＵタグアド
レスａ２に対応するＣＰＵキャッシュのタグ３２におい
て、第７図の有効ビットｂ２をオフする。

これと共に、ＣＰＵキャッシュ制御部３３は、管理機構
２２の２ｎｄキャッシュ制御部４３に対して、ＣＰＵア
ドレスａ１に基づ＜２ｎｄタグアドレスａ４に対応する
２ｎｄキヤツシユのタグ４２の有効ビットｂ５をオフす
るよう指示する。

以上の動作により、対象ウェイを空きウェイとすること
ができる。

続いて、ＣＰＵキャッシュ制御部３３は、空きウェイ以
外の３つのウェイのＣＰＵタグアドレスａ２に対応する
ＣＰＵキャッシュのタグ３２において、第７図の２ビッ
トのＬＲＵ制御ビットｄ５をそれぞれ読み出し、各２ビ
ットで定まる３つの数値をそれぞれ−１ずつ減算する。

そして、それぞれの結果を再びＬＲＵ制御ビットｄ５と
して、元の各ウェイに格納し直す。そして、上述の３つ
の減算結果のうち最も値の大きい数値に＋１した数値を
、空きウェイに対応するＬＲＵ制御ビットｄ５の値とし
て設定する。

以上のようにして得られた空きウェイに対して、ＣＰＵ
キャッシュ制御部３３がブロックデータの書き込みを行
う。

、聞【Ｊ桑几　・ケース２Ｓ２７ ＣＰＵキャッシュ制御部３３が、ケース１の場合と同様
、ＣＰＵキャッシュのタグ３２における共有ビットｂ１
がオフであると判別し、更に、２ｎｄキヤツシユのタグ
４２における主記憶不一致ビットｂ９又は更新ビットｂ
８のいずれかがオンであると判別した場合、すなわち、
ＣＰＵアドレスａ１に対応するＣＰＵキャッシュ３１内
のブロックデータ８１（第８図参照）が、ＭＳ２４内の
対応するブロックデータと異なるものであると判別した
場合（Ｓ２□）には、ＣＰＵキャッシュ制御部３３は、
以下の動作を行う。

まず、ＣＰＵキャッシュ制御部３３は、ＣＰＵタグアド
レスａ２に対応するＣＰＵキャッシュのタグ３２におい
て、第７図の有効ピッ１−ｂ２をオフする。

これと共に、ＣＰＵキャッシュ制御部３３は、管理機構
２２の２ｎｄキャッシュ制御部４３に対して、ＣＰＵア
ドレスａ１に基づ＜　２ｎｄタグアドレスａ４に対応す
る２ｎｄキヤツシユのタグ４２の有効ビン）ｂ５及び主
記憶不一致ビットｂ９をオフするよう指示する。

更に、ＣＰＵキャッシュ制御部３３は、ＣＰＵタグアド
レスａ２に対応するＣＰＵキャッシュ３１のブロックデ
ータ８１を読み出し、ＣＰＵ−管理機構インタフェース
２５のデータバスＢＳ５及び管理機構−ＭＳインタフェ
ース２３のデータバスＢＳ６を介して、ＭＳ２４に書き
戻す。この場合、ＣＰＵキャッシュ制御部３３は、指定
されているＣＰＵアドレスａ１を、ＣＰＵ−管理機構イ
ンタフェース２５のリアルアドレスバスＢＳ４及び管理
機構−ＭＳインタフェース２３のリアルアドレスバスＢ
Ｓ７に対して指定する。

以上の動作により、ＭＳ２４に最新のブロックデータを
格納した後に、対象ウェイを空きウェイとすることがで
きる。それ以後の動作は、ケース１の場合と同様である
。

置　几　・ケース３　（Ｓｚｇ ＣＰＵキャッシュ制御部３３が、ケース１又はケース２
の場合と逆に、ＣＰＵキャッシュのタグ３２における共
有ビットｂ１がオンであると判別した場合（Ｓｚｓ）　
、ＣＰ　Ｕキャッシュ制御部３３は以下の動作を行う。

まず、ＣＰＵキャッシュ制御部３３は、ＣＰＵタグアド
レスａ２に対応するＣＰＵキャッシュのタグ３２におい
て、第７図の有効ビットｂ２をオフする。

これと共に、ＣＰＵキャッシュ制御部３３は、管理機構
２２の２ｎｄキャッシュ制御部４３に対して、ＣＰＵア
ドレスａ１に基づ＜２ｎｄタグアドレスａ４に対応する
２ｎｄキヤツシユのタグ４２の有効ビットｂ５をオフす
るよう指示する。

更に、ＣＰＵキャッシュ制御部３３は、２ｎｄキャッシ
ュ制御部４３に対して、共有状態にある他のプロセッサ
２１の無効化を行うよう指示する。

これにより、２ｎｄキャッシュ制御部４３は、ライトア
クセス時のケース９又はケース１０の場合のようにして
、自管理機構２２内の他のプロセッサ２１又は他の管理
機構２２に対して無効化の処理を行う。

上述の動作により、対象ウェイを空きウェイとすること
ができる。それ以後の動作は、ケース１の場合と同様で
ある。

以上、本発明の一実施例につき説明したが、上述の無矛
盾化処理に限られるものではなく、本発明では、様々な
無矛盾化処理を採用することができる。この場合、第９
図の２ｎｄキヤツシユのタグ４２上に、ＣＰＵキャッシ
ュ３１のウェイを特定するための有効ビットｂ３とウェ
イ番号ｄ７と同じ機能を有する情報を少な（とも付加す
れば、そのほか様々な制御用のビットを付加させること
ができる。

また、上述の実施例では、第２図の２ｎｄキヤツシユ装
置２８のウェイ数は１ウエイであったが、これに限られ
るものではなく、任意のウェイ数で構成することができ
る。

〔発明の効果〕

本発明によれば、管理手段内に、第１キャッシュ位置情
報を記憶した第２タグ手段を設けることにより、第２タ
グ手段をどのようなウェイ構成にしても、自プロセッサ
群内の任意のプロセッサの第１キャッシュ手段上のデー
タを、管理手段側から一意に把握することが可能となる
。

これにより、第２タグ手段は、任意のウェイ構成をとる
ことができるため、物理的に少ないメモリチップで構成
することができ、管理手段の部分のハードウェア構成を
小型化することが可能となる。

また、このように任意のウェイ構成にできる結果、管理
手段内に第２キャッシュ手段を設けた場合に、上述の第
２タグ手段を第２キャッシュ手段用のタグと共通化する
ことができる。これにより、第２キャッシュ手段の構成
の自由度を高めることができ、また、管理手段における
制御を簡略化することが可能となる。

【図面の簡単な説明】

第１図（ａ）、（ｂ）は、本発明のブロック図、第２図
は、本発明の実施例の全体構成図、第３図は、ＣＰＵキ
ャッシュ装置の構成図、第４図は、２ｎｄキヤツシユ装
置の構成図、第５図は、本実施例におけるアドレス構成
図、第６図（ａ）〜（Ｃ）は、本実施例におけるメモリ
マツピングを示した図、 第７図は、ＣＰＵキャッシュのタグのデータ構成図、 第８図は、ＣＰＵキャッシュのデータ構成図、第９図は
、２ｎｄキヤツシユのタグのデータ構成図、 第１０図は、２ｎｄキヤツシユのデータ構成図、第１１
図（ａ）〜（Ｃ）は、本実施例の状態遷移を示した図、 第１２図は、ハスモニタリングの状態遷移を示した図、 第１３図は、置換処理の状態遷移を示した図、第１４図
は、第１の従来例の構成図、 第１５図は、第２の従来例の構成図、 第１６図は、第２の従来例におけるプロセッサ内キャッ
シュ装置の構成図、 第１７図は、第２の従来例における管理機構内タグの構
成図である。 １０１・・・プロセッサ、 １０２・・・管理手段、 １０３・・・プロセッサ群、 １０４・・・共有バス、 １０５・・・主記憶装置、 １０６・・・第１タグ手段、 １０７・・・第１キャッシュ手段、 １０８・・・第２タグ手段、 １０９・・・第２キャッシュ手段、 １１０・・・第１アドレス情報、 １１１・・・データ、 １１２・・・第１キャッシュ位置情報、１１３・・・第
２アドレス情報。 特許出願人　　　富士通株式会社

Claims (1)

1. 【特許請求の範囲】 １）複数（＃１〜＃ｍ）のプロセッサ（１０１）が管理
   手段（１０２）に収容されるプロセッサ群（１０３）が
   、主記憶装置（１０５）が接続される共有バス（１０４
   ）により複数（＃１〜＃ｐ）組相互に接続される構成を
   有し、前記各プロセッサ（１０１）内に、前記主記憶装
   置（１０５）上の一部のデータ（１１１）を一時記憶す
   る第１キャッシュ手段（１０７）と、該第１キャッシュ
   手段に記憶される各データ（１１１）に対応して該各デ
   ータが前記主記憶装置（１０５）上のどのデータに対応
   するかを示すアドレス情報（１１０）を記憶する第１タ
   グ手段（１０６）とを有するマルチプロセッサシステム
   において、前記各管理手段（１０２）内に、自プロセッ
   サ群（１０３）内の任意の前記プロセッサ（１０１）の
   第１タグ手段（１０６）によって指示される各データ（
   １１１）に対応して、該各データが自プロセッサ群（１
   ０３）内のどのプロセッサ（１０１）の前記第１キャッ
   シュ手段（１０７）に存在するかを示す第１キャッシュ
   位置情報（１１２）を記憶する第２タグ手段（１０８）
   を有し、前記各管理手段（１０２）は任意の前記プロセ
   ッサ（１０１）内の第１キャッシュ手段（１０７）の内
   容の更新に伴って前記第２タグ手段（１０８）上の対応
   する第１キャッシュ位置情報（１１２）を更新する、こ
   とを特徴とするキャッシュメモリの制御方式。 ２）複数（＃１〜＃ｍ）のプロセッサ（１０１）が管理
   手段（１０２）に収容されるプロセッサ群（１０３）が
   、主記憶装置（１０５）が接続される共有バス（１０４
   ）により複数（＃１〜＃ｐ）組相互に接続される構成を
   有し、前記各プロセッサ（１０１）内に、前記主記憶装
   置（１０５）上の一部のデータ（１１１）を一時記憶す
   る第１キャッシュ手段（１０７）と、該第１キャッシュ
   手段に記憶される各データ（１１１）に対応して該各デ
   ータが前記主記憶装置（１０５）上のどのデータに対応
   するかを示す第１アドレス情報（１１０）を記憶する第
   １タグ手段（１０６）とを有するマルチプロセッサシス
   テムにおいて、 前記各管理手段（１０２）内に、 前記主記憶装置（１０５）上の一部のデータ（１１４）
   を一時記憶する第２キャッシュ手段（１０９）と、該第
   ２キャッシュ手段に記憶される各データ（１１４）に対
   応して、該各データが前記主記憶装置（１０５）上のど
   のデータに対応するかを示す第２アドレス情報（１１３
   ）と、該各データが自プロセッサ群（１０３）内のどの
   プロセッサ（１０１）の第１キャッシュ手段（１０７）
   に存在するかを示す第１キャッシュ位置情報（１１２）
   と、を記憶する第２タグ手段（１０８）を有し、 前記各管理手段（１０２）は任意の前記第１又は第２キ
   ャッシュ手段（１０７、１０９）の内容の更新に伴って
   前記第２タグ手段（１０８）上の対応する第１キャッシ
   ュ位置情報（１１２）を更新する、 ことを特徴とするキャッシュメモリの制御方式。 ３）前記第１タグ手段（１０６）及び前記第１キャッシ
   ュ手段（１０７）は、前記主記憶装置（１０５）上の同
   一のアドレス領域の複数のデータを、セットアソシエイ
   ティブ方式に基づき同時に記憶する複数ウエイ（＃１〜
   ＃ｑ）のキャッシュ手段及びそれに対応するタグ手段か
   ら構成され、 自プロセッサ群（１０３）内の任意の前記プロセッサ（
   １０１）の第１タグ手段（１０６）によって指示される
   各データ（１１１）に対応して前記第２タグ手段（１０
   ８）に記憶される前記第１キャッシュ位置情報（１１２
   ）は、該各データ（１１１）が自プロセッサ群（１０３
   ）内のどのプロセッサ（１０１）のどのウエイの前記第
   １キャッシュ手段（１０７）に存在するかを示す情報で
   ある、 ことを特徴とする請求項１又は２記載のキャッシュメモ
   リの制御方式。 ４）前記第１タグ手段は、前記第１キャッシュ手段に記
   憶される各データに対応して、前記第１アドレス情報の
   ほかに、少なくとも、該各データが有効か否かを示す有
   効情報と、該各データが自プロセッサ以外の前記プロセ
   ッサと共有されているか否かを示す共有情報とを記憶し
   、 前記第２タグ手段は、前記第２キャッシュ手段に記憶さ
   れる各データに対応して、前記第２アドレス情報及び前
   記第１キャッシュ位置情報のほかに、少なくとも、該各
   データが有効か否かを示す有効情報と、該各データが自
   プロセッサ群内のいずれか２つ以上のプロセッサで共有
   されているか否かを示す管理機構内共有情報と、該各デ
   ータが他プロセッサ群と共有されているか否かを示す他
   管理機構共有情報と、該各データがどの他プロセッサ群
   と共有されているかを示す管理機構有効情報と、該各デ
   ータが自プロセッサ群内のいずれかのプロセッサで更新
   されているか否かを示す更新情報と、該各データが前記
   主記憶装置上の対応するデータに対して更新されている
   か否かを示す主記憶不一致情報と、を有する、 ことを特徴とする請求項２又は３記載のキャッシュメモ
   リの制御方式。 ５）前記第１タグ手段は、前記第１キャッシュ手段に記
   憶される各データに対応して、前記第１アドレス情報の
   ほかに、前記第２キャッシュ手段上のどのデータに対応
   しているかを示す第２キャッシュ位置情報を有すること
   を特徴とする請求項２、３又は４記載のキャッシュメモ
   リの制御方式。 ６）前記主記憶装置上のアドレスを示すＢ１ビットのリ
   ニアアドレスがＢ２ビットのブロック内アドレスとＢ３
   ビットの第１タグアドレスとＢ４ビットの第１タグデー
   タとに分割された場合に、前記第１キャッシュ手段の前
   記第１タグアドレスで指定されるアドレスには、前記主
   記憶装置上の一部のデータとして前記第１タグアドレス
   と前記第１タグデータとで定まる２＾Ｂ＾２個のデータ
   の集まりであるブロックデータが記憶され、前記第１タ
   グ手段の前記第１タグアドレスで指定されるアドレスに
   は、前記第１アドレス情報として前記第１タグデータが
   記憶され、 前記Ｂ１ビットのリニアアドレスが前記Ｂ２ビットのブ
   ロック内アドレスとＢ５ビットの第２タグアドレスとＢ
   ６ビットの第２タグデータとに分割された場合に、前記
   第２キャッシュ手段の前記第２タグアドレスで指定され
   るアドレスには、前記主記憶装置上の一部のデータとし
   て前記第２タグアドレスと前記第２タグデータとで定ま
   る前記２＾Ｂ＾２個のデータの集まりであるブロックデ
   ータが記憶され、前記第２タグ手段の前記第２タグアド
   レスで指定されるアドレスには、前記第２アドレス情報
   として前記第２タグデータが記憶される、 ことを特徴とする請求項２、３、４又は５記載のキャッ
   シュメモリの制御方式。 ７）前記主記憶装置上のアドレスを示すＢ１ビットのリ
   ニアアドレスが下位ビット側から順にＢ２ビットのブロ
   ック内アドレスとＢ３ビットの第１タグアドレスとＢ４
   ビットの第１タグデータとに分割された場合に、前記第
   １キャッシュ手段の前記第１タグアドレスで指定される
   アドレスには、前記主記憶装置上の一部のデータとして
   前記第１タグアドレスと前記第１タグデータとで定まる
   ２＾Ｂ＾２個のデータの集まりであるブロックデータが
   記憶され、前記第１タグ手段の前記第１タグアドレスで
   指定されるアドレスには、前記第１アドレス情報として
   前記第１タグデータが記憶され、 前記Ｂ１ビットのリニアアドレスが下位ビット側から順
   に前記Ｂ２ビットのブロック内アドレスとＢ５ビットの
   第２タグアドレスとＢ６ビットの第２タグデータとに分
   割された場合に、前記第２キャッシュ手段の前記第２タ
   グアドレスで指定されるアドレスには、前記主記憶装置
   上の一部のデータとして前記第２タグアドレスと前記第
   ２タグデータとで定まる前記２＾Ｂ＾２個のデータの集
   まりであるブロックデータが記憶され、前記第２タグ手
   段の前記第２タグアドレスで指定されるアドレスには、
   前記第２アドレス情報として前記第２タグデータが記憶
   され、 前記第２タグアドレスのビット数Ｂ６は、前記第１タグ
   アドレスのビット数Ｂ３に比較して、前記各プロセッサ
   群内のプロセッサの数と前記各プロセッサ内の前記第１
   キャッシュ手段のウエイ数とを乗算した数値を表現可能
   なビット数以上多いビット数に設定される、ことを特徴
   とする請求項３、４又は５記載のキャッシュメモリの制
   御方式。 ８）前記第２キャッシュ位置情報は、前記Ｂ６ビットの
   第２タグアドレスのうち、前記第１タグアドレスに対応
   する下位Ｂ３ビットを除いたビット部分のデータである
   ことを特徴とする請求項７記載のキャッシュメモリの制
   御方式。