JPH06149752A - 並列計算機のバリア同期方式 - Google Patents
並列計算機のバリア同期方式Info
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- JPH06149752A JPH06149752A JP4302216A JP30221692A JPH06149752A JP H06149752 A JPH06149752 A JP H06149752A JP 4302216 A JP4302216 A JP 4302216A JP 30221692 A JP30221692 A JP 30221692A JP H06149752 A JPH06149752 A JP H06149752A
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- Japan
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- parallel computer
- barrier synchronization
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Abstract
(57)【要約】
【目的】 並列計算機におけるバリア同期方式におい
て、従来方式と本質的に同じ同期タイミングを与えなが
らも、そのオーバーヘッドの要因となるコヒーレンス動
作を高速、且つ、必要最小限に行わせて、システム全体
としてスループットを高めることができる並列計算機の
バリア同期方式を提供することを目的とする。 【構成】 複数のプロセッサＰ０，Ｐ１，Ｐ２，Ｐ３と
ネットワークで接続されたメインメモリとの間に、前記
プロセッサからアクセスされ前記メインメモリの記憶内
容の一部を記憶する複数のキャッシュメモリＣＭを設け
た並列計算機において、前記複数のプロセッサにより実
行される一連の処理の終了を、各プロセッサ毎の処理が
終了する度に更新される同期変数”ｃｏｕｎｔ”の値に
基づいて、各プロセッサが認識した後に次の一連の処理
の実行を許容するように構成してある並列計算機のバリ
ア同期方式であって、前記同期変数の各更新のうちバリ
ア同期条件の成立時にのみ前記同期変数に対するコヒー
レンス動作を行うように構成する。
て、従来方式と本質的に同じ同期タイミングを与えなが
らも、そのオーバーヘッドの要因となるコヒーレンス動
作を高速、且つ、必要最小限に行わせて、システム全体
としてスループットを高めることができる並列計算機の
バリア同期方式を提供することを目的とする。 【構成】 複数のプロセッサＰ０，Ｐ１，Ｐ２，Ｐ３と
ネットワークで接続されたメインメモリとの間に、前記
プロセッサからアクセスされ前記メインメモリの記憶内
容の一部を記憶する複数のキャッシュメモリＣＭを設け
た並列計算機において、前記複数のプロセッサにより実
行される一連の処理の終了を、各プロセッサ毎の処理が
終了する度に更新される同期変数”ｃｏｕｎｔ”の値に
基づいて、各プロセッサが認識した後に次の一連の処理
の実行を許容するように構成してある並列計算機のバリ
ア同期方式であって、前記同期変数の各更新のうちバリ
ア同期条件の成立時にのみ前記同期変数に対するコヒー
レンス動作を行うように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、複数のプロセッサとネ
ットワークで接続されたメインメモリとの間に、前記プ
ロセッサからアクセスされ前記メインメモリの記憶内容
の一部を記憶する複数のキャッシュメモリを設けた並列
計算機において、前記複数のプロセッサにより実行され
る一連の処理の終了を、各プロセッサ毎の処理が終了す
る度に更新される同期変数の値に基づいて、各プロセッ
サが認識した後に次の一連の処理の実行を許容するよう
に構成してある並列計算機のバリア同期方式に関する。
ットワークで接続されたメインメモリとの間に、前記プ
ロセッサからアクセスされ前記メインメモリの記憶内容
の一部を記憶する複数のキャッシュメモリを設けた並列
計算機において、前記複数のプロセッサにより実行され
る一連の処理の終了を、各プロセッサ毎の処理が終了す
る度に更新される同期変数の値に基づいて、各プロセッ
サが認識した後に次の一連の処理の実行を許容するよう
に構成してある並列計算機のバリア同期方式に関する。
【０００２】
【従来の技術】従来より並列計算機において計算処理を
実行する場合、一連の処理を並列化されたループで構成
して、各ループを各プロセッサに割りつけることにより
高速処理を実現しているが、各プロセッサが前記各ルー
プの終了を認識した後に次の一連の処理の実行を許容す
る前記バリア同期方式を以下のように実現していた。即
ち、メインメモリに前記同期変数をマッピングして、各
プロセッサが自己に割り付けられたループの処理が終了
した時にキャッシュメモリを通じて前記同期変数を更新
操作するように構成して、自己のループ処理が完了した
プロセッサは、その同期変数がバリア同期条件の成立を
示す値になるまでの間、即ち、他のプロセッサのループ
処理が終了するまでの間、同期変数がアロケートされた
キャッシュを定期的に参照するスピン・ウェイト状態と
なるように構成していた。
実行する場合、一連の処理を並列化されたループで構成
して、各ループを各プロセッサに割りつけることにより
高速処理を実現しているが、各プロセッサが前記各ルー
プの終了を認識した後に次の一連の処理の実行を許容す
る前記バリア同期方式を以下のように実現していた。即
ち、メインメモリに前記同期変数をマッピングして、各
プロセッサが自己に割り付けられたループの処理が終了
した時にキャッシュメモリを通じて前記同期変数を更新
操作するように構成して、自己のループ処理が完了した
プロセッサは、その同期変数がバリア同期条件の成立を
示す値になるまでの間、即ち、他のプロセッサのループ
処理が終了するまでの間、同期変数がアロケートされた
キャッシュを定期的に参照するスピン・ウェイト状態と
なるように構成していた。
【０００３】
【発明が解決しようとする課題】しかし、上述した従来
のバリア同期方式では、同期変数の更新の度にキャッシ
ュ間のデータの整合性を保つためのコヒーレンス動作が
必要となり同期操作自身のオーバーヘッドによりシステ
ム全体のスループットが下がるという欠点があった。コ
ヒーレンス動作として一般的に用いられる無効化方式の
プロトコル、即ち、メインメモリがキャッシュメモリに
データの無効を通知し、各キャッシュがプロセッサから
のアクセス時に発生するミスヒット処理としてメインメ
モリからデータをブロック転送する方式を採用するもの
では、任意のプロセッサによる同期変数の更新処理の度
に、他のプロセッサからの互いに競合するアクセスが集
中してネットワークの機能が低下するという欠点もあっ
た。例えば、図４に示すように、４台のプロセッサＰ
０，・・・，Ｐ３で並列計算機を構成したものでは、そ
れぞれに割り付けられたループ処理の終了後になされる
同期変数に対する更新処理（１，２，３，４）のうち、
（２，３，４）については、それぞれ、（１１，１２）
と（１３，１４〜１６）という無効化方式のプロトコル
を用いたコヒーレンス動作を行い、（１７〜２２）のリ
モートアクセスによって通常のキャッシュ・ライン・サ
イズのデータを転送処理することになるが、この時にメ
モリ競合（２３〜２６）が発生することになる。また、
コヒーレンス動作の度にメインメモリからキャッシュメ
モリへ転送されるデータ容量がバリア同期のために本来
的に必要なデータ容量よりも大となりオーバーヘッドの
低減に限界があるという欠点もあった。
のバリア同期方式では、同期変数の更新の度にキャッシ
ュ間のデータの整合性を保つためのコヒーレンス動作が
必要となり同期操作自身のオーバーヘッドによりシステ
ム全体のスループットが下がるという欠点があった。コ
ヒーレンス動作として一般的に用いられる無効化方式の
プロトコル、即ち、メインメモリがキャッシュメモリに
データの無効を通知し、各キャッシュがプロセッサから
のアクセス時に発生するミスヒット処理としてメインメ
モリからデータをブロック転送する方式を採用するもの
では、任意のプロセッサによる同期変数の更新処理の度
に、他のプロセッサからの互いに競合するアクセスが集
中してネットワークの機能が低下するという欠点もあっ
た。例えば、図４に示すように、４台のプロセッサＰ
０，・・・，Ｐ３で並列計算機を構成したものでは、そ
れぞれに割り付けられたループ処理の終了後になされる
同期変数に対する更新処理（１，２，３，４）のうち、
（２，３，４）については、それぞれ、（１１，１２）
と（１３，１４〜１６）という無効化方式のプロトコル
を用いたコヒーレンス動作を行い、（１７〜２２）のリ
モートアクセスによって通常のキャッシュ・ライン・サ
イズのデータを転送処理することになるが、この時にメ
モリ競合（２３〜２６）が発生することになる。また、
コヒーレンス動作の度にメインメモリからキャッシュメ
モリへ転送されるデータ容量がバリア同期のために本来
的に必要なデータ容量よりも大となりオーバーヘッドの
低減に限界があるという欠点もあった。
【０００４】本発明の目的は、並列計算機におけるバリ
ア同期方式において、従来方式と本質的に同じ同期タイ
ミングを与えながらも、そのオーバーヘッドの要因とな
るコヒーレンス動作を高速、且つ、必要最小限に行わせ
て、システム全体としてスループットを高めることがで
きる並列計算機のバリア同期方式を提供することにあ
る。
ア同期方式において、従来方式と本質的に同じ同期タイ
ミングを与えながらも、そのオーバーヘッドの要因とな
るコヒーレンス動作を高速、且つ、必要最小限に行わせ
て、システム全体としてスループットを高めることがで
きる並列計算機のバリア同期方式を提供することにあ
る。
【０００５】
【課題を解決するための手段】この目的を達成するため
本発明による並列計算機のバリア同期方式の特徴構成
は、前記同期変数のキャッシングを許容し、前記周期変
数の各更新のうち、バリア周期条件の成立時にのみ前記
同期変数に対するコヒーレンス動作を行うように構成し
てある点にある。上述の構成において、前記コヒーレン
ス動作を、書き込み更新型のコヒーレンス動作としてあ
ることが好ましい。さらには、前記コヒーレンス動作に
より転送されるデータを、バリア同期条件の成立を示す
最小限のデータのみで構成してあることが好ましい。
本発明による並列計算機のバリア同期方式の特徴構成
は、前記同期変数のキャッシングを許容し、前記周期変
数の各更新のうち、バリア周期条件の成立時にのみ前記
同期変数に対するコヒーレンス動作を行うように構成し
てある点にある。上述の構成において、前記コヒーレン
ス動作を、書き込み更新型のコヒーレンス動作としてあ
ることが好ましい。さらには、前記コヒーレンス動作に
より転送されるデータを、バリア同期条件の成立を示す
最小限のデータのみで構成してあることが好ましい。
【０００６】
【作用】つまり、自己のループ処理が終了したプロセッ
サは、同期変数によりバリア同期条件の成立タイミング
を判別できればよいのであって、バリア同期条件の成立
までの間に次々と変化していく同期変数の値そのものは
本質的に不要であるという点に着目すれば、前記同期変
数の各更新のうち同期条件の成立時にのみ前記同期変数
に対するコヒーレンス動作を行えば、従来方式と本質的
に同じバリア同期タイミングが得られることになり、そ
の間、一時的に複数のキャッシュメモリに存在する同期
変数の不整合を許容してもなんら不都合がない。
サは、同期変数によりバリア同期条件の成立タイミング
を判別できればよいのであって、バリア同期条件の成立
までの間に次々と変化していく同期変数の値そのものは
本質的に不要であるという点に着目すれば、前記同期変
数の各更新のうち同期条件の成立時にのみ前記同期変数
に対するコヒーレンス動作を行えば、従来方式と本質的
に同じバリア同期タイミングが得られることになり、そ
の間、一時的に複数のキャッシュメモリに存在する同期
変数の不整合を許容してもなんら不都合がない。
【０００７】そして、バリア同期条件の成立を示す前記
同期変数の更新時にのみ行うコヒーレンス動作のプロト
コルとして、一般的に用いられる無効化方式のプロトコ
ル、即ち、メインメモリがキャッシュメモリにデータの
無効を通知し、各キャッシュがプロセッサからのアクセ
ス時に発生するミスヒット処理としてメインメモリから
データをブロック転送する方式ではなく、書き込み更新
方式のプロトコル、即ち、メインメモリがキャッシュメ
モリに対して有効なデータをブロック転送する方式を用
いることにより、オーバーヘッドをさらに低減すること
ができる。
同期変数の更新時にのみ行うコヒーレンス動作のプロト
コルとして、一般的に用いられる無効化方式のプロトコ
ル、即ち、メインメモリがキャッシュメモリにデータの
無効を通知し、各キャッシュがプロセッサからのアクセ
ス時に発生するミスヒット処理としてメインメモリから
データをブロック転送する方式ではなく、書き込み更新
方式のプロトコル、即ち、メインメモリがキャッシュメ
モリに対して有効なデータをブロック転送する方式を用
いることにより、オーバーヘッドをさらに低減すること
ができる。
【０００８】さらには、その際に転送するデータを、バ
リア同期条件の成立を示す最小限のデータのみ、即ち、
同期変数及びその関連データに制限することによりデー
タ転送時間を短縮してオーバーヘッドをさらに低減する
ことができる。
リア同期条件の成立を示す最小限のデータのみ、即ち、
同期変数及びその関連データに制限することによりデー
タ転送時間を短縮してオーバーヘッドをさらに低減する
ことができる。
【０００９】
【発明の効果】本発明によれば、従来方式と本質的に同
じ同期タイミングを与えながらも、そのオーバーヘッド
の要因となるコヒーレンス動作を高速、且つ、必要最小
限に行わせて、システム全体としてスループットを高め
ることができる並列計算機のバリア同期方式を提供する
ことができるようになった。
じ同期タイミングを与えながらも、そのオーバーヘッド
の要因となるコヒーレンス動作を高速、且つ、必要最小
限に行わせて、システム全体としてスループットを高め
ることができる並列計算機のバリア同期方式を提供する
ことができるようになった。
【００１０】
【実施例】以下に実施例を説明する。図３に示すよう
に、複数のプロセッサＰ０，Ｐ１，Ｐ２，Ｐ３に第一の
ネットワークＢ１を介して各別に接続された複数のキャ
ッシュメモリＣＭを設けて、それらキャッシュメモリＣ
Ｍを第二のネットワークＢ２を介してメインメモリＭＭ
に接続して並列計算機Ｃを構成してあり、並列化された
ループで構成される一連の処理のうち、各ループをそれ
ぞれのプロセッサＰ０，Ｐ１，Ｐ２，Ｐ３に割りつける
ことにより高速処理を実現するものである。
に、複数のプロセッサＰ０，Ｐ１，Ｐ２，Ｐ３に第一の
ネットワークＢ１を介して各別に接続された複数のキャ
ッシュメモリＣＭを設けて、それらキャッシュメモリＣ
Ｍを第二のネットワークＢ２を介してメインメモリＭＭ
に接続して並列計算機Ｃを構成してあり、並列化された
ループで構成される一連の処理のうち、各ループをそれ
ぞれのプロセッサＰ０，Ｐ１，Ｐ２，Ｐ３に割りつける
ことにより高速処理を実現するものである。
【００１１】前記メインメモリＭＭは、前記キャッシュ
メモリＣＭとの間でのデータ転送制御や自身のデータ管
理等を行うメモリコントローラＭＭＣと、データを格納
するデータ部ＭＭＤとで構成してある。前記メインメモ
リＭＭのデータ部ＭＭＤと前記キャッシュメモリＣＭの
データ部ＣＭ３とは同じ大きさのブロックに分割してあ
り、通常は各ブロック単位にデータの転送が行われる。
メモリＣＭとの間でのデータ転送制御や自身のデータ管
理等を行うメモリコントローラＭＭＣと、データを格納
するデータ部ＭＭＤとで構成してある。前記メインメモ
リＭＭのデータ部ＭＭＤと前記キャッシュメモリＣＭの
データ部ＣＭ３とは同じ大きさのブロックに分割してあ
り、通常は各ブロック単位にデータの転送が行われる。
【００１２】前記キャッシュメモリＣＭは、ディレクト
リ部ＣＭ２と、前記メインメモリＭＭからデータの一部
を読み出して格納するデータ部ＣＭ３、及び、前記複数
のプロセッサＰからのアクセスに対応して前記メインメ
モリＭＭとの間でデータの読み書き等の制御を行うキャ
ッシュ制御部ＣＭ１とから構成してある。
リ部ＣＭ２と、前記メインメモリＭＭからデータの一部
を読み出して格納するデータ部ＣＭ３、及び、前記複数
のプロセッサＰからのアクセスに対応して前記メインメ
モリＭＭとの間でデータの読み書き等の制御を行うキャ
ッシュ制御部ＣＭ１とから構成してある。
【００１３】前記ディレクトリ部ＣＭ２は、キャッシュ
メモリのセット数及びウェイ数に応じた容量を備えてあ
り、各単位はメインメモリＭＭ上で対応するデータの位
置を表すアドレスタグ部ＣＭ２１、即ちブロックアドレ
スと、当該ウェイがアドレスタグで示されるブロックと
してアロケートされているか否か、即ちデータの有効或
いは無効を表す有効ビットＶと、当該ウェイにアロケー
トされるべきブロックのうち、実際に転送すべきデータ
の先頭アドレス及びデータ量を示す属性部ＣＭ２２とで
構成してある。ここに、有効ビットＶは無効化方式のコ
ヒーレンス制御に用いられるフラグで、前記メインメモ
リＭＭから伝送されるデータの整合性が保てなくなった
旨の制御信号によりリセットされ、データ更新処理の対
象としてブロックが割り当てられた時、即ち、更新処理
の開始時にセットされるフラグであり、状態ビットＢ
は、更新処理の開始によりセットされ終了によりリセッ
トされるフラグである。
メモリのセット数及びウェイ数に応じた容量を備えてあ
り、各単位はメインメモリＭＭ上で対応するデータの位
置を表すアドレスタグ部ＣＭ２１、即ちブロックアドレ
スと、当該ウェイがアドレスタグで示されるブロックと
してアロケートされているか否か、即ちデータの有効或
いは無効を表す有効ビットＶと、当該ウェイにアロケー
トされるべきブロックのうち、実際に転送すべきデータ
の先頭アドレス及びデータ量を示す属性部ＣＭ２２とで
構成してある。ここに、有効ビットＶは無効化方式のコ
ヒーレンス制御に用いられるフラグで、前記メインメモ
リＭＭから伝送されるデータの整合性が保てなくなった
旨の制御信号によりリセットされ、データ更新処理の対
象としてブロックが割り当てられた時、即ち、更新処理
の開始時にセットされるフラグであり、状態ビットＢ
は、更新処理の開始によりセットされ終了によりリセッ
トされるフラグである。
【００１４】前記キャッシュ制御部ＣＭ１は、第一のネ
ットワークＢ１を介して得られたアドレス情報と前記ア
ドレスタグ部ＣＭ２１のブロックアドレスとを比較する
比較部と、比較部によりアドレスが一致すると判別さ
れ、且つ、前記有効ビットＶがセットされている場合
（以下、「キャッシュ・ヒット」と記す）にそのプロセ
ッサＰとの間で該当データの授受を行うデータ転送制御
部、比較部により不一致と判別され、或いは、前記有効
ビットＶがリセットされている場合（以下、「キャッシ
ュ・ミスヒット」と記す）に前記第二のネットワークＢ
２を介して前記メインメモリＭＭに対してデータのリプ
レース処理を行うデータリプレース処理部と、それらの
動作を制御する論理回路等で構成してある。
ットワークＢ１を介して得られたアドレス情報と前記ア
ドレスタグ部ＣＭ２１のブロックアドレスとを比較する
比較部と、比較部によりアドレスが一致すると判別さ
れ、且つ、前記有効ビットＶがセットされている場合
（以下、「キャッシュ・ヒット」と記す）にそのプロセ
ッサＰとの間で該当データの授受を行うデータ転送制御
部、比較部により不一致と判別され、或いは、前記有効
ビットＶがリセットされている場合（以下、「キャッシ
ュ・ミスヒット」と記す）に前記第二のネットワークＢ
２を介して前記メインメモリＭＭに対してデータのリプ
レース処理を行うデータリプレース処理部と、それらの
動作を制御する論理回路等で構成してある。
【００１５】上述の並列計算機を用いて、並列化された
ループで構成される一連の処理（「ボディ」とよぶ）が
複数組み合わされたアプリケーションを実行する場合に
ついて説明すると、各プロセッサＰ０，Ｐ１，Ｐ２，Ｐ
３は、それぞれに割り付けられたループの処理を実行し
た後、図２に示すようなアルゴリズムに基づいてバリア
同期をとって、次のボディの処理に移る。
ループで構成される一連の処理（「ボディ」とよぶ）が
複数組み合わされたアプリケーションを実行する場合に
ついて説明すると、各プロセッサＰ０，Ｐ１，Ｐ２，Ｐ
３は、それぞれに割り付けられたループの処理を実行し
た後、図２に示すようなアルゴリズムに基づいてバリア
同期をとって、次のボディの処理に移る。
【００１６】以下に、図１に基づいて詳述する。前記メ
インメモリＭＭのデータ部ＭＭＤの一ブロックに、同期
変数を格納するカウンタ”ｃｏｕｎｔ”をマッピングし
て（ここでは、複数のボディの実行を想定して二種類の
カウンタをマッピングしてある）、初期値としてプロセ
ッサ数４を設定する。各プロセッサＰ０，Ｐ１，Ｐ２，
Ｐ３は、自己のループ処理を終了すると、それぞれのキ
ャッシュメモリＣＭに対してカウンタ”ｃｏｕｎｔ”の
減算命令”ｆｅｔｃｈ ａｎｄ ｄｅｃｒｉｍｅｎｔ”
を実行する。該当するキャッシュメモリＣＭは、メイン
メモリＭＭに対して、カウンタ”ｃｏｕｎｔ”の値を１
減算（デクリメント）した値を取り出す（フェッチ）。
（この場合、カウンタ”ｃｏｕｎｔ”の値を取り出し
（フェッチ）た後、その値を１減算（デクリメント）し
た値をメインメモリＭＭに格納してもよい。）各プロセ
ッサから上述の減算命令が実行される度にメインメモリ
ＭＭ上のカウンタ”ｃｏｕｎｔ”の値が減少して、他の
キャッシュメモリにアロケートされているカウンタ”ｃ
ｏｕｎｔ”の値がずれることになるが、バリア条件が成
立するまでメモリコントローラＭＭＣは各キャッシュメ
モリＣＭに対して上述の無効化方式のコヒーレンス制御
を行わない。今、プロセッサＰ０，Ｐ３，Ｐ２，Ｐ１の
順に処理が終了して、前記バリア条件が成立、即ち、カ
ウンタ”ｃｏｕｎｔ”値が０になると、メモリコントロ
ーラＭＭＣは各キャッシュメモリＣＭに対して書き込み
更新型のコヒーレンス制御を行う。つまり、全キャッシ
ュメモリＣＭに対して値が０となったカウンタ”ｃｏｕ
ｎｔ”データを転送する。このとき、転送データ容量
は、当該カウンタ”ｃｏｕｎｔ”データがマッピングさ
れているブロックの全データを転送するのではなく、当
該ブロックアドレスのカウンタ”ｃｏｕｎｔ”データが
マッピングされているアドレス情報とともに、カウン
タ”ｃｏｕｎｔ”データのみを転送する。
インメモリＭＭのデータ部ＭＭＤの一ブロックに、同期
変数を格納するカウンタ”ｃｏｕｎｔ”をマッピングし
て（ここでは、複数のボディの実行を想定して二種類の
カウンタをマッピングしてある）、初期値としてプロセ
ッサ数４を設定する。各プロセッサＰ０，Ｐ１，Ｐ２，
Ｐ３は、自己のループ処理を終了すると、それぞれのキ
ャッシュメモリＣＭに対してカウンタ”ｃｏｕｎｔ”の
減算命令”ｆｅｔｃｈ ａｎｄ ｄｅｃｒｉｍｅｎｔ”
を実行する。該当するキャッシュメモリＣＭは、メイン
メモリＭＭに対して、カウンタ”ｃｏｕｎｔ”の値を１
減算（デクリメント）した値を取り出す（フェッチ）。
（この場合、カウンタ”ｃｏｕｎｔ”の値を取り出し
（フェッチ）た後、その値を１減算（デクリメント）し
た値をメインメモリＭＭに格納してもよい。）各プロセ
ッサから上述の減算命令が実行される度にメインメモリ
ＭＭ上のカウンタ”ｃｏｕｎｔ”の値が減少して、他の
キャッシュメモリにアロケートされているカウンタ”ｃ
ｏｕｎｔ”の値がずれることになるが、バリア条件が成
立するまでメモリコントローラＭＭＣは各キャッシュメ
モリＣＭに対して上述の無効化方式のコヒーレンス制御
を行わない。今、プロセッサＰ０，Ｐ３，Ｐ２，Ｐ１の
順に処理が終了して、前記バリア条件が成立、即ち、カ
ウンタ”ｃｏｕｎｔ”値が０になると、メモリコントロ
ーラＭＭＣは各キャッシュメモリＣＭに対して書き込み
更新型のコヒーレンス制御を行う。つまり、全キャッシ
ュメモリＣＭに対して値が０となったカウンタ”ｃｏｕ
ｎｔ”データを転送する。このとき、転送データ容量
は、当該カウンタ”ｃｏｕｎｔ”データがマッピングさ
れているブロックの全データを転送するのではなく、当
該ブロックアドレスのカウンタ”ｃｏｕｎｔ”データが
マッピングされているアドレス情報とともに、カウン
タ”ｃｏｕｎｔ”データのみを転送する。
【００１７】各プロセッサＰ０，Ｐ１，Ｐ２，Ｐ３が、
各キャッシュメモリＣＭ内のカウンタ”ｃｏｕｎｔ”値
が０であることを確認すると、次のボディの処理を開始
して、この後同様のバリア同期処理を繰り返してアプリ
ケーションを完了する。
各キャッシュメモリＣＭ内のカウンタ”ｃｏｕｎｔ”値
が０であることを確認すると、次のボディの処理を開始
して、この後同様のバリア同期処理を繰り返してアプリ
ケーションを完了する。
【００１８】以下に別実施例を説明する。先の実施例で
説明した並列計算機は、各プロセッサに固有のキャッシ
ュメモリを備えて構成したものを説明したが、複数のキ
ャッシュメモリのうち一のキャッシュメモリを一部のプ
ロセッサが共用する並列計算機であっても同様に適用で
きる。また、ボディの実行は必ずしも全プロセッサにル
ープを割り付けて行う必要はなく、任意数のプロセッサ
により実行されるものであればよい。このとき、同期変
数の初期値はボディの実行を担当するプロセッサの数を
設定ればよい。さらには、このとき異なるプロセッサの
グループ毎に異なるボディを実行させることも同様のバ
リア同期制御により行われる。
説明した並列計算機は、各プロセッサに固有のキャッシ
ュメモリを備えて構成したものを説明したが、複数のキ
ャッシュメモリのうち一のキャッシュメモリを一部のプ
ロセッサが共用する並列計算機であっても同様に適用で
きる。また、ボディの実行は必ずしも全プロセッサにル
ープを割り付けて行う必要はなく、任意数のプロセッサ
により実行されるものであればよい。このとき、同期変
数の初期値はボディの実行を担当するプロセッサの数を
設定ればよい。さらには、このとき異なるプロセッサの
グループ毎に異なるボディを実行させることも同様のバ
リア同期制御により行われる。
【図１】バリア同期のフローチャート
【図２】バリア同期のアルゴリズムを示す説明図
【図３】並列計算機のブロック構成図
【図４】従来例を示すバリア同期のフローチャート
ＣＭ キャッシュメモリ ＭＭ メインメモリ Ｐ０，Ｐ１，Ｐ２ プロセッサ
Claims (3)
- 【請求項１】 複数のプロセッサとネットワークで接続
されたメインメモリとの間に、前記プロセッサからアク
セスされ前記メインメモリの記憶内容の一部を記憶する
複数のキャッシュメモリを設けた並列計算機において、
前記複数のプロセッサにより実行される一連の処理の終
了を、各プロセッサ毎の処理が終了する度に更新される
同期変数の値に基づいて、各プロセッサが認識した後に
次の一連の処理の実行を許容するように構成してある並
列計算機のバリア同期方式であって、 前記同期変数のキャッシングを許容し、前記周期変数の
各更新のうち、バリア同期条件の成立時にのみ前記同期
変数に対するコヒーレンス動作を行うように構成してあ
る並列計算機のバリア同期方式。 - 【請求項２】 前記コヒーレンス動作を、書き込み更新
型のコヒーレンス動作としてある請求項１記載の並列計
算機のバリア同期方式。 - 【請求項３】 前記コヒーレンス動作により転送される
データを、バリア同期条件の成立を示す最小限のデータ
のみで構成してある請求項１又は２記載の並列計算機の
バリア同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4302216A JPH06149752A (ja) | 1992-11-12 | 1992-11-12 | 並列計算機のバリア同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4302216A JPH06149752A (ja) | 1992-11-12 | 1992-11-12 | 並列計算機のバリア同期方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06149752A true JPH06149752A (ja) | 1994-05-31 |
Family
ID=17906359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4302216A Pending JPH06149752A (ja) | 1992-11-12 | 1992-11-12 | 並列計算機のバリア同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06149752A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011104812A1 (ja) | 2010-02-23 | 2011-09-01 | 富士通株式会社 | マルチコアプロセッサシステム、割込プログラム、および割込方法 |
| JP2013174943A (ja) * | 2012-02-23 | 2013-09-05 | Nec Corp | 超並列計算機、同期方法、同期プログラム |
| JP2016218879A (ja) * | 2015-05-25 | 2016-12-22 | 富士通株式会社 | 待ち合わせ処理方法、待ち合わせ処理プログラム、情報処理装置及びシステム |
-
1992
- 1992-11-12 JP JP4302216A patent/JPH06149752A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011104812A1 (ja) | 2010-02-23 | 2011-09-01 | 富士通株式会社 | マルチコアプロセッサシステム、割込プログラム、および割込方法 |
| JP2013174943A (ja) * | 2012-02-23 | 2013-09-05 | Nec Corp | 超並列計算機、同期方法、同期プログラム |
| JP2016218879A (ja) * | 2015-05-25 | 2016-12-22 | 富士通株式会社 | 待ち合わせ処理方法、待ち合わせ処理プログラム、情報処理装置及びシステム |
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