JPH04174075A - 論理回路シミュレーション方式 - Google Patents
論理回路シミュレーション方式Info
- Publication number
- JPH04174075A JPH04174075A JP2298333A JP29833390A JPH04174075A JP H04174075 A JPH04174075 A JP H04174075A JP 2298333 A JP2298333 A JP 2298333A JP 29833390 A JP29833390 A JP 29833390A JP H04174075 A JPH04174075 A JP H04174075A
- Authority
- JP
- Japan
- Prior art keywords
- simulation
- circuit
- layer circuit
- order layer
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004088 simulation Methods 0.000 title claims abstract description 67
- 238000000034 method Methods 0.000 claims description 6
- 230000000644 propagated effect Effects 0.000 claims description 6
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000001902 propagating effect Effects 0.000 abstract 1
- 238000013500 data storage Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、論理回路シミュレーション方式に関する。
従来の論理回路シミュレーション方式は、階層的に設計
された回路をシミュレーションする場合に、各階層の回
路の全ての論理素子を接続してシミュレーションモデル
を作成しており、また、シミュレーションを実行する場
合も、各階層の全ての論理素子についてシミュレーショ
ンを実行していた。
された回路をシミュレーションする場合に、各階層の回
路の全ての論理素子を接続してシミュレーションモデル
を作成しており、また、シミュレーションを実行する場
合も、各階層の全ての論理素子についてシミュレーショ
ンを実行していた。
上述した従来の論理回路シミュレーション方式では、階
層的に設計された回路のシミュレーションを実行する場
合、各階層の全ての論理素子を接続して、シミュレーシ
ョンモデルを作成しなければならず、大規模な回路の場
合には、論理素子数が非常に多くなり、シミュレーショ
ンモデルの作成に多大な時間を費やしていた。
層的に設計された回路のシミュレーションを実行する場
合、各階層の全ての論理素子を接続して、シミュレーシ
ョンモデルを作成しなければならず、大規模な回路の場
合には、論理素子数が非常に多くなり、シミュレーショ
ンモデルの作成に多大な時間を費やしていた。
また、大規模な回路をシミュレーションする場合も、回
路内の論理素子数が多いため、多大なシミュレーション
時間を必要としていた。
路内の論理素子数が多いため、多大なシミュレーション
時間を必要としていた。
本発明の論理回路シミュレーション方式は、階層的に設
計されている論理回路よりシミュレーションを行いたい
階層についてのみのシミュレーションモデルを作成する
手段と、作成されたシミュレーションモデルよりテスト
パタンを自動生成する手段と、自動生成したテストパタ
ンをモデルの入力端子に設定してシミュレーションを実
行する手段と、シミュレーション実行時に保存されてい
るデータベースより参照されている下位階層の回路の入
力端子に伝搬されたパタンに対応するシミュレーション
結果を求める手段と、自動生成したテストパタンと得ら
れらシミュレーション結果をデータベースに保存する手
段と、シミュレーション終了後にデータベースよりシミ
ュレーション結果を表示する手段とを有する。
計されている論理回路よりシミュレーションを行いたい
階層についてのみのシミュレーションモデルを作成する
手段と、作成されたシミュレーションモデルよりテスト
パタンを自動生成する手段と、自動生成したテストパタ
ンをモデルの入力端子に設定してシミュレーションを実
行する手段と、シミュレーション実行時に保存されてい
るデータベースより参照されている下位階層の回路の入
力端子に伝搬されたパタンに対応するシミュレーション
結果を求める手段と、自動生成したテストパタンと得ら
れらシミュレーション結果をデータベースに保存する手
段と、シミュレーション終了後にデータベースよりシミ
ュレーション結果を表示する手段とを有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すフローチャートである
。
。
シミュレーションモデル作成部１は、階層的に設計され
た回路よりシミュレーションを実行したい階層のシミュ
レーションモデルを作成する。この階層が下位階層の回
路を参照している場合は、下位階層の回路を１論理素子
としてシミュレーションモデルを作成する。
た回路よりシミュレーションを実行したい階層のシミュ
レーションモデルを作成する。この階層が下位階層の回
路を参照している場合は、下位階層の回路を１論理素子
としてシミュレーションモデルを作成する。
テストバタン自動生成部２は、シミュレーションを実行
したい階層の回路を解析して、入力端子に設定する全て
のテストパタンを自動生成する。
したい階層の回路を解析して、入力端子に設定する全て
のテストパタンを自動生成する。
シミュレーション部３は、テストパタン自動生成部２で
自動生成したテストパタンより、１パタンをシミュレー
ションモデルの入力端子に設定して、シミュレーション
を実行する。
自動生成したテストパタンより、１パタンをシミュレー
ションモデルの入力端子に設定して、シミュレーション
を実行する。
結果検出部４は、シミュレーションモデルか下位階層の
回路を参照している場合、下位階層の回路に対応する論
理素子の入力端子に伝搬されたパタンでデータベース中
に保存されている下位階層の回路の入力バタンをサーチ
して、このパタンに対応する下位階層のシミュレーショ
ン結果と入力端子から出力端子にパタンか伝搬されるま
での伝搬時間を抽出する。そして、下位階層の回路に対
応する論理素子のファンアウト先の論理素子に伝搬時間
を考慮して抽出しなパタンを設定し、シミュレーション
部３でシミュレーションを継続して、シミュレーション
モデルの出力端子に伝搬されるシミュレーション結果を
求める。
回路を参照している場合、下位階層の回路に対応する論
理素子の入力端子に伝搬されたパタンでデータベース中
に保存されている下位階層の回路の入力バタンをサーチ
して、このパタンに対応する下位階層のシミュレーショ
ン結果と入力端子から出力端子にパタンか伝搬されるま
での伝搬時間を抽出する。そして、下位階層の回路に対
応する論理素子のファンアウト先の論理素子に伝搬時間
を考慮して抽出しなパタンを設定し、シミュレーション
部３でシミュレーションを継続して、シミュレーション
モデルの出力端子に伝搬されるシミュレーション結果を
求める。
データ保存部５は、シミュレーション部３でシミュレー
ションモデルの入力端子に設定したパタンとシミュレー
ションモデルの出力端子から得られたシミュレーション
結果、それにシミュレーションモデルの入力端子に設定
してから、出力端子に結果が得られるまでの伝搬時間を
データベースに保存する。
ションモデルの入力端子に設定したパタンとシミュレー
ションモデルの出力端子から得られたシミュレーション
結果、それにシミュレーションモデルの入力端子に設定
してから、出力端子に結果が得られるまでの伝搬時間を
データベースに保存する。
このようにして、シミュレーション部３からデータ保存
部５までの処理をテストバタン自動生成部２で自動生成
したテストバタン全てについて行う。結果表示部６は、
全テストパタンについてのシミュレーションが終了後、
データベースよりシミュレーションモデルのテストパタ
ンとシミュレーション結果をファイルに出力する。
部５までの処理をテストバタン自動生成部２で自動生成
したテストバタン全てについて行う。結果表示部６は、
全テストパタンについてのシミュレーションが終了後、
データベースよりシミュレーションモデルのテストパタ
ンとシミュレーション結果をファイルに出力する。
第２図は、実施例が適用される論理回路図の例である。
下位階層回路Ｍ２を参照する上位階層回路Ｍ１について
論理シミュレーションを行う場合、下位階層回路Ｍ２を
１論理素子として、回路Ｍ１のシミュレーションモデル
を作成する。
論理シミュレーションを行う場合、下位階層回路Ｍ２を
１論理素子として、回路Ｍ１のシミュレーションモデル
を作成する。
次に上位階層回路Ｍ１を解析して、上位階層回路Ｍ１の
入力端子に設定するテストパタンを自動生成する。そし
て、上位階層回路Ｍｌの入力端子にテストパタンを設定
して、シミュレーションを実行する。下位階層回路Ｍ２
の入力端子Ｓｌ。
入力端子に設定するテストパタンを自動生成する。そし
て、上位階層回路Ｍｌの入力端子にテストパタンを設定
して、シミュレーションを実行する。下位階層回路Ｍ２
の入力端子Ｓｌ。
Ｓ２．Ｓ３．Ｓ４にパタンが伝搬されると、データベー
スより、入力端子Ｓｌ、Ｓ２．Ｓ３．Ｓ４にパタンを設
定した場合に、出力端子Ｓ５．Ｓ６に得られるシミュレ
ーション結果と伝搬時間ｔを抽出する。
スより、入力端子Ｓｌ、Ｓ２．Ｓ３．Ｓ４にパタンを設
定した場合に、出力端子Ｓ５．Ｓ６に得られるシミュレ
ーション結果と伝搬時間ｔを抽出する。
伝搬時間ｔを考慮して、下位階層回路Ｍ２の出力端子Ｓ
５．Ｓ６のファンアウト先の論理素子Ａ。
５．Ｓ６のファンアウト先の論理素子Ａ。
Ｂそれぞれに出力端子Ｓ５．Ｓ６のパタンを伝搬させ、
シミュレーションを続行する。１パタンのシミュレーシ
ョンが終了後、上位階層回路Ｍ１の入力端子に設定した
テストパタンと上位階層回路Ｍ１の出力端子に得られた
シミュレーション結果と、上位階層回路Ｍ１の入力端子
から出力端子までパタンを伝搬させるための伝搬時間Ｔ
をデータベースに保存する。
シミュレーションを続行する。１パタンのシミュレーシ
ョンが終了後、上位階層回路Ｍ１の入力端子に設定した
テストパタンと上位階層回路Ｍ１の出力端子に得られた
シミュレーション結果と、上位階層回路Ｍ１の入力端子
から出力端子までパタンを伝搬させるための伝搬時間Ｔ
をデータベースに保存する。
シミュレーション終了後、データベースより上位階層回
路Ｍ１の入力端子に設定したテストバタンと出力端子に
得られたシミュレーション結果をファイルへ出力する。
路Ｍ１の入力端子に設定したテストバタンと出力端子に
得られたシミュレーション結果をファイルへ出力する。
以上説明したように本発明は、階層的に設計された大規
模な回路をシミュレーションする場合に、参照されてい
る下位階層の回路を１論理素子として取り扱うことによ
り、回路全体の論理素子数を大幅に削減することが可能
となり、短時間でシミュレーションモデルを作成するこ
とができ、シミュレーションも短時間で実行することが
できる。
模な回路をシミュレーションする場合に、参照されてい
る下位階層の回路を１論理素子として取り扱うことによ
り、回路全体の論理素子数を大幅に削減することが可能
となり、短時間でシミュレーションモデルを作成するこ
とができ、シミュレーションも短時間で実行することが
できる。
第１図は本発明の一実施例を示すフローチャート、第２
図は本実施例が適用される論理回路図である。
図は本実施例が適用される論理回路図である。
Claims (1)
- 【特許請求の範囲】 階層的に設計されている論理回路よりシミュレーション
を行いたい階層についてのみのシミュレーションモデル
を作成する手段と、 作成されたシミュレーションモデルよりテストパタンを
自動生成する手段と、 自動生成したテストパタンをモデルの入力端子に設定し
てシミュレーションを実行する手段と、シミュレーショ
ン実行時に保存されているデータベースより参照されて
いる下位階層の回路の入力端子に伝搬されたパタンに対
応するシミュレーション結果を求める手段と、 自動生成したテストパタンと得られらシミュレーション
結果をデータベースに保存する手段と、シミュレーショ
ン終了後にデータベースよりシミュレーション結果を表
示する手段を有することを特徴とする論理回路シミュレ
ーション方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2298333A JPH04174075A (ja) | 1990-11-02 | 1990-11-02 | 論理回路シミュレーション方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2298333A JPH04174075A (ja) | 1990-11-02 | 1990-11-02 | 論理回路シミュレーション方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04174075A true JPH04174075A (ja) | 1992-06-22 |
Family
ID=17858309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2298333A Pending JPH04174075A (ja) | 1990-11-02 | 1990-11-02 | 論理回路シミュレーション方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04174075A (ja) |
-
1990
- 1990-11-02 JP JP2298333A patent/JPH04174075A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN117034822B (zh) | 基于三步式仿真的验证方法、电子设备和介质 | |
| JPH02232152A (ja) | 生産システムシミュレータ生成装置 | |
| KR20230160880A (ko) | 혼합 신호 시뮬레이션에서의 실시간 뷰 스와핑 | |
| WO2003054748A1 (en) | Circuit synthesis method using technology parameters extracting circuit | |
| US11080446B2 (en) | Method to regulate clock frequencies of hybrid electronic systems | |
| US11868694B1 (en) | System and method for optimizing emulation throughput by selective application of a clock pattern | |
| CN120832858A (zh) | 芯片后仿真验证加速方法、系统、设备以及存储介质 | |
| JPH04174075A (ja) | 論理回路シミュレーション方式 | |
| US11836433B2 (en) | Memory instance reconfiguration using super leaf cells | |
| US11231462B1 (en) | Augmenting an integrated circuit (IC) design simulation model to improve performance during verification | |
| JP3654941B2 (ja) | 論理シミュレーション方法及び論理シミュレータ | |
| US5910901A (en) | Logic simulator | |
| US12352811B1 (en) | Validating test patterns ported between different levels of a hierarchical design of an integrated circuit | |
| US12014205B2 (en) | Advanced register merging | |
| US12293139B1 (en) | Partitioning a circuit for distributed balanced independent simulation jobs with upper-bounded memory | |
| US20250004521A1 (en) | Timing and power modeling in flexmbff compilers | |
| US20230071521A1 (en) | Detecting simulation, emulation and prototyping issues using static analysis tools | |
| US20250005253A1 (en) | Field-programmable gate array (fpga) modular implementation | |
| JPH05314204A (ja) | 論理シミュレーション装置及びテスト回路生成装置 | |
| JP2925304B2 (ja) | ブロック化回路シミュレーション装置及び方法 | |
| CN121031506A (zh) | 用于估计轨道电压偏差对信号时序的影响的环视方法 | |
| JPS6398042A (ja) | シミユレ−シヨン方法 | |
| JPH02294840A (ja) | 論理検証方式 | |
| JPS5969850A (ja) | 図的言語を用いた回路シミユレ−シヨン方法 | |
| JP2729061B2 (ja) | シミュレーション装置のゼロ遅延演算処理方式 |