JPH0417493A - テストアクセス方式 - Google Patents
テストアクセス方式Info
- Publication number
- JPH0417493A JPH0417493A JP12214590A JP12214590A JPH0417493A JP H0417493 A JPH0417493 A JP H0417493A JP 12214590 A JP12214590 A JP 12214590A JP 12214590 A JP12214590 A JP 12214590A JP H0417493 A JPH0417493 A JP H0417493A
- Authority
- JP
- Japan
- Prior art keywords
- test access
- input
- output
- group
- shelf
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Monitoring And Testing Of Exchanges (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はテストアクセス方式、特にディジタル通信での
回線編集を電子的に行うディジタル・クロスコネクト装
置に付加されるテストアクセスの機能のためのテストア
クセス方式に関したものである。
回線編集を電子的に行うディジタル・クロスコネクト装
置に付加されるテストアクセスの機能のためのテストア
クセス方式に関したものである。
従来、大容量のディジタル・クロスコネクト装置を実現
するために、時間スイッチ（Ｔ−ＳＷ）と空間スイッチ
（Ｓ−ＳＷ）とを組合せたＴＳＴ方式やＴ＋ＴＳＴ方式
が採用されている。 Ｔ＋ＴＳＴ方式は、第２図に示す
様に、ＴＳＴ部はＴ−ＳＷシェルフ４−１ないし４−４
のＴ−ＳＷ−４２および４３間に５−ＳＷシェルフ５を
介設した構成を有し、Ｔ−ＳＷ４１１段のパスと同じパ
スをＴＳＴ部のパスでもマツピングできる構成を取って
いる。従来のテストアクセス方式では、Ｔ−ＳＷシェル
フ４−１ないし４−４におのおのテストアクセス（ＴＡ
）機能を設けである。
するために、時間スイッチ（Ｔ−ＳＷ）と空間スイッチ
（Ｓ−ＳＷ）とを組合せたＴＳＴ方式やＴ＋ＴＳＴ方式
が採用されている。 Ｔ＋ＴＳＴ方式は、第２図に示す
様に、ＴＳＴ部はＴ−ＳＷシェルフ４−１ないし４−４
のＴ−ＳＷ−４２および４３間に５−ＳＷシェルフ５を
介設した構成を有し、Ｔ−ＳＷ４１１段のパスと同じパ
スをＴＳＴ部のパスでもマツピングできる構成を取って
いる。従来のテストアクセス方式では、Ｔ−ＳＷシェル
フ４−１ないし４−４におのおのテストアクセス（ＴＡ
）機能を設けである。
上述した従来のＴ十ＴＳＴ方式におけるテストアクセス
方式では、ＴＡ機能をＴ−ＳＷ側に設けているので、デ
ィジタルクロスコネクト装置の１つのアイランド中に複
数箇所のテストアクセス用インタフェースが存在するこ
ととなり、装置外部に各回線と各テストアクセス用イン
タフェースとの対応を記録しておく必要があり、試験装
！を外部接続する場合には、その記録にもとづいて複数
のテストアクセス用インタフェースに対する分配・藁線
機能を設けておく必要があり、設備規模が大形化すると
いう問題点がある。
方式では、ＴＡ機能をＴ−ＳＷ側に設けているので、デ
ィジタルクロスコネクト装置の１つのアイランド中に複
数箇所のテストアクセス用インタフェースが存在するこ
ととなり、装置外部に各回線と各テストアクセス用イン
タフェースとの対応を記録しておく必要があり、試験装
！を外部接続する場合には、その記録にもとづいて複数
のテストアクセス用インタフェースに対する分配・藁線
機能を設けておく必要があり、設備規模が大形化すると
いう問題点がある。
本発明のテストアクセス方式は、時間スイッチ（Ｔ−Ｓ
Ｗ）と空間スイッチ（Ｓ−ＳＷンとを有するＴｆＴＳＴ
方式のクロスコネクト装置における入出力用のＴ−ＳＷ
群をｎ個と、テストアクセス用のＴ−ＳＷ群を１個と、
ｎ対１セレクタ回路をもつ５−ＳＷを（ｎ＋１）個とを
備え、前記５−ＳＷの内のｎ個の入力端は自己の出力端
に接続された１個の前記入出力用Ｔ−ＳＷ群以外の前記
入出力用Ｔ−ＳＷ群および前記テストアクセス用Ｔ −
Ｓ Ｗ群に接続され、残りの１個の入力端は前記入出力
用Ｔ−ＳＷ群すべてにまた出力端は前記テストアクセス
用Ｔ−ＳＷ群にそれぞれ接続された構成を有する。
Ｗ）と空間スイッチ（Ｓ−ＳＷンとを有するＴｆＴＳＴ
方式のクロスコネクト装置における入出力用のＴ−ＳＷ
群をｎ個と、テストアクセス用のＴ−ＳＷ群を１個と、
ｎ対１セレクタ回路をもつ５−ＳＷを（ｎ＋１）個とを
備え、前記５−ＳＷの内のｎ個の入力端は自己の出力端
に接続された１個の前記入出力用Ｔ−ＳＷ群以外の前記
入出力用Ｔ−ＳＷ群および前記テストアクセス用Ｔ −
Ｓ Ｗ群に接続され、残りの１個の入力端は前記入出力
用Ｔ−ＳＷ群すべてにまた出力端は前記テストアクセス
用Ｔ−ＳＷ群にそれぞれ接続された構成を有する。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である９時
間スイッチ（Ｔ−ＳＷ）シェルフ１〜１〜１−４は、Ｔ
千ＴＳＴの３つのＴ−８ｗ１１〜１３を具備するＴ−Ｓ
Ｗ群である。この各Ｔ−ＳＷ群では、入力端ＩＮＩ〜Ｉ
Ｎ４にディジタル多重信号が入力され、出力端０ＵＴ１
〜○Ｕ’Ｔ４から出力される。Ｔ−ＳＷＩ １は自己の
Ｔ−ＳＷ群で入出力されるタイムスロットのパス（丁１
段のパス）を形成し、Ｔ−ＳＷＩ２．１３はＴｓＴのパ
スでの入力段及び出力段のＴ−ＳＷである。５ＳＷ２は
、４対ｌセレクタ回路をそれぞれもつ５個の空間スイッ
チ（Ｓ−ＳＷ）２０−１〜２０−４．２１を具備してお
り、Ｓ−’ＳＷ２０−１〜２０−４の各入力端には、自
己の出力を接続されるＴ−ＳＷシェルフ以外のＴ−ＳＷ
シエルフのＴ−ＳＷＩ ２の出力端と、テストアクセス
用Ｔ−ＳＷ群であるテストアクセス（ＴＡ）シェルフ３
のＴ−ＳＷ３２の出力端との、合計４束の通信線か接続
されている。またテストアクセス用のＳ−ＳＷ２１の入
力端には、Ｔ−ＳＷシェルフ１−１〜１−４のＴ−ＳＷ
Ｉ ２の出力端が接続され、Ｓ−ＳＷ２１の出力端には
、ＴＡシェルフ３のＴ−ＳＶ４０が接続されている。
間スイッチ（Ｔ−ＳＷ）シェルフ１〜１〜１−４は、Ｔ
千ＴＳＴの３つのＴ−８ｗ１１〜１３を具備するＴ−Ｓ
Ｗ群である。この各Ｔ−ＳＷ群では、入力端ＩＮＩ〜Ｉ
Ｎ４にディジタル多重信号が入力され、出力端０ＵＴ１
〜○Ｕ’Ｔ４から出力される。Ｔ−ＳＷＩ １は自己の
Ｔ−ＳＷ群で入出力されるタイムスロットのパス（丁１
段のパス）を形成し、Ｔ−ＳＷＩ２．１３はＴｓＴのパ
スでの入力段及び出力段のＴ−ＳＷである。５ＳＷ２は
、４対ｌセレクタ回路をそれぞれもつ５個の空間スイッ
チ（Ｓ−ＳＷ）２０−１〜２０−４．２１を具備してお
り、Ｓ−’ＳＷ２０−１〜２０−４の各入力端には、自
己の出力を接続されるＴ−ＳＷシェルフ以外のＴ−ＳＷ
シエルフのＴ−ＳＷＩ ２の出力端と、テストアクセス
用Ｔ−ＳＷ群であるテストアクセス（ＴＡ）シェルフ３
のＴ−ＳＷ３２の出力端との、合計４束の通信線か接続
されている。またテストアクセス用のＳ−ＳＷ２１の入
力端には、Ｔ−ＳＷシェルフ１−１〜１−４のＴ−ＳＷ
Ｉ ２の出力端が接続され、Ｓ−ＳＷ２１の出力端には
、ＴＡシェルフ３のＴ−ＳＶ４０が接続されている。
このようにＴＡシェルフ３を５−ＳＷシェルフ２に接続
しであるので、その入力端ＴＡＴＮおよび出力端ＴＡＯ
ＵＴ間にて、全回線にアクセス可能である。
しであるので、その入力端ＴＡＴＮおよび出力端ＴＡＯ
ＵＴ間にて、全回線にアクセス可能である。
以上説明したように本発明によれば、Ｔ＋ＴＳＴ方式の
ディジタルクロスコネクト装置におけるテストアクセス
を１ケ所の入出力端で収容した全回線を対象として実行
できる。
ディジタルクロスコネクト装置におけるテストアクセス
を１ケ所の入出力端で収容した全回線を対象として実行
できる。
第１図は本発明の実施例のブロック図、第２図は従来方
式のブロック図である。 １−１〜１−４．４−１〜４−４・・・時間スイッチ（
Ｔ−ＳＷ）シェルフ、２．５・・・空間スイッチ（Ｓ−
ＳＷ）シェルフ、３・・・テストアクセス（ＴＡ）シェ
ルフ。
式のブロック図である。 １−１〜１−４．４−１〜４−４・・・時間スイッチ（
Ｔ−ＳＷ）シェルフ、２．５・・・空間スイッチ（Ｓ−
ＳＷ）シェルフ、３・・・テストアクセス（ＴＡ）シェ
ルフ。
Claims (1)
- 時間スイッチ（Ｔ−ＳＷ）と空間スイッチ（Ｓ−ＳＷ
）とを有するＴ＋ＴＳＴ方式のクロスコネクト装置にお
ける入出力用のＴ−ＳＷ群をｎ個と、テストアクセス用
のＴ−ＳＷ群を１個と、ｎ対１セレクタ回路をもつＳ−
ＳＷを（ｎ＋１）個とを備え、前記Ｓ−ＳＷの内のｎ個
の入力端は自己の出力端に接続された１個の前記入出力
用Ｔ−ＳＷ群以外の前記入出力用Ｔ−ＳＷ群および前記
テストアクセス用Ｔ−ＳＷ群に接続され、残りの１個の
入力端は前記入出力用Ｔ−ＳＷ群すべてにまた出力端は
前記テストアクセス用Ｔ−ＳＷ群にそれぞれ接続された
構成を有するテストアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12214590A JPH0417493A (ja) | 1990-05-11 | 1990-05-11 | テストアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12214590A JPH0417493A (ja) | 1990-05-11 | 1990-05-11 | テストアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0417493A true JPH0417493A (ja) | 1992-01-22 |
Family
ID=14828724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12214590A Pending JPH0417493A (ja) | 1990-05-11 | 1990-05-11 | テストアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0417493A (ja) |
-
1990
- 1990-05-11 JP JP12214590A patent/JPH0417493A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA2189844A1 (en) | Atm-system adapted three stage switching unit | |
| US4337440A (en) | Electronic cascade circuit comprising a circuit having controllable transfer characteristics and a two-port | |
| JPS59212962A (ja) | 多要素処理装置 | |
| JPH04369923A (ja) | 信号切り替え装置 | |
| JPH0434618Y2 (ja) | ||
| JP3013190B2 (ja) | クロスコネクト装置 | |
| JPH04115764A (ja) | 画像回線増設方式 | |
| JPS611222A (ja) | 電源スイツチ回路 | |
| KR100338627B1 (ko) | 광통신시스템에서신호경로선택제어장치및방법 | |
| KR100197430B1 (ko) | 프로세서와 디바이스간의 타임 슬롯 스위치의 알람취합장치 | |
| CA2190104A1 (en) | Three Stage Switching Unit | |
| JP2881788B2 (ja) | 映像信号切替装置 | |
| JP2842742B2 (ja) | 予備加入者回路切替方式 | |
| KR100197437B1 (ko) | 전전자 교환기의 프로세서와 디바이스간 통신 장치 | |
| JPS59163922A (ja) | Ｎ対２伝送路切替スイツチ | |
| JPH084275B2 (ja) | 回線デ−タ生成方式 | |
| JPS63227297A (ja) | 多重接続スイツチ回路網 | |
| JPH0661070B2 (ja) | インターフェース変換装置 | |
| JPS63301693A (ja) | 少なくとも２つの加入者線インターフエース回路ユニツトと１つの処理ユニツトとの間のデイジタルインターフエース | |
| JPH0437386A (ja) | ハイウェイ接続方式 | |
| JPH01264436A (ja) | パケット端末収容方式 | |
| JPH03216692A (ja) | 表示切替装置 | |
| JPH02210937A (ja) | 加入者回線モニタ装置 | |
| JPH04273619A (ja) | 切替装置 | |
| JPS63217760A (ja) | 加入者試験台制御装置 |