JPH0417510B2 - - Google Patents
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- JPH0417510B2 JPH0417510B2 JP57100201A JP10020182A JPH0417510B2 JP H0417510 B2 JPH0417510 B2 JP H0417510B2 JP 57100201 A JP57100201 A JP 57100201A JP 10020182 A JP10020182 A JP 10020182A JP H0417510 B2 JPH0417510 B2 JP H0417510B2
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- JP
- Japan
- Prior art keywords
- circuit
- detection circuit
- gain control
- output
- level
- Prior art date
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/52—Automatic gain control
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Receiver Circuits (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
発明の詳細な説明
本発明は、例えば磁気記録再生装置、テレビジ
ヨン装置などに使用される映像信号用の自動利得
制御装置に関するものである。
ヨン装置などに使用される映像信号用の自動利得
制御装置に関するものである。
一般に、映像信号の自動利得制御装置は、複合
映像信号より取り出した映像信号の帰線消去部分
に一定のレベル値のパルスを挿入し、このパルス
の大きさと水平同期信号の大きさとの和を検出す
ることによつて複合映像信号の利得を制御してい
る。パルスの大きさと水平同期信号の大きさの和
を検出するためのピーク値検波回路は、テレビジ
ヨン画面上での輝度のちらつきを抑えるために充
分に大きな放電時定数を有しているが、この場合
テレビジヨンチヤンネルの切換の際などに映像信
号に大レベルの雑音パルスが混入することによつ
て複合映像信号の利得が異常に抑え込まれてしま
い、正常な状態に復帰するまでの時間が長くなつ
てしまうという問題があつた。以下従来装置を第
１図、第２図を用いて詳しく説明する。
映像信号より取り出した映像信号の帰線消去部分
に一定のレベル値のパルスを挿入し、このパルス
の大きさと水平同期信号の大きさとの和を検出す
ることによつて複合映像信号の利得を制御してい
る。パルスの大きさと水平同期信号の大きさの和
を検出するためのピーク値検波回路は、テレビジ
ヨン画面上での輝度のちらつきを抑えるために充
分に大きな放電時定数を有しているが、この場合
テレビジヨンチヤンネルの切換の際などに映像信
号に大レベルの雑音パルスが混入することによつ
て複合映像信号の利得が異常に抑え込まれてしま
い、正常な状態に復帰するまでの時間が長くなつ
てしまうという問題があつた。以下従来装置を第
１図、第２図を用いて詳しく説明する。
第１図に従来の自動利得制御装置の一例をブロ
ツク図で示す。
ツク図で示す。
第２図Ａに示すような複合映像信号が入力端子
１に加えられ、利得制御回路２、クランプ回路３
を通つて出力端子４に取り出されると共に加算回
路５及び同期信号分離回路６に加えられる。
１に加えられ、利得制御回路２、クランプ回路３
を通つて出力端子４に取り出されると共に加算回
路５及び同期信号分離回路６に加えられる。
同期分離回路６の出力は遅延パルス発生回路７
に加えられ、第２図Ｂに示すような所定のレベル
値の遅延パルスを発生させて加算回路５に加えら
れる。加算回路５では上記映像信号の帰線消去部
分に上記遅延パルスが加算され、第２図Ｃに示す
ような加算信号を発生する。この加算信号がピー
ク値検波回路８に供給されて第２図Ｃに一点鎖線
ｂで示すようにピーク値検波され、このピーク値
検波出力が、利得制御回路２にその制御信号とし
て供給され、同期信号と所定レベル値の遅延パル
スの和が一定となるように利得が制御される。
に加えられ、第２図Ｂに示すような所定のレベル
値の遅延パルスを発生させて加算回路５に加えら
れる。加算回路５では上記映像信号の帰線消去部
分に上記遅延パルスが加算され、第２図Ｃに示す
ような加算信号を発生する。この加算信号がピー
ク値検波回路８に供給されて第２図Ｃに一点鎖線
ｂで示すようにピーク値検波され、このピーク値
検波出力が、利得制御回路２にその制御信号とし
て供給され、同期信号と所定レベル値の遅延パル
スの和が一定となるように利得が制御される。
このとき、ピーク値検波回路８の放電時定数が
テレビジヨン画面の１フレームに比べてさほど大
きくない場合、テレビジヨン画面の上部と下部と
で利得制御回路２の利得が変動するため、ちらつ
きの原因となる。したがつて上記放電時定数は充
分に大きく設定する必要がある。
テレビジヨン画面の１フレームに比べてさほど大
きくない場合、テレビジヨン画面の上部と下部と
で利得制御回路２の利得が変動するため、ちらつ
きの原因となる。したがつて上記放電時定数は充
分に大きく設定する必要がある。
一方で、複合映像信号に第２図Ａのａに示す如
き比較的大レベルの雑音パルスが含まれている場
合、ピーク値検波回路８の出力は第２図Ｃのｂに
示すように雑音パルスの前縁で持ち上げられ、前
述のように放電時定数が大きく設定されているの
でなかなか正常なレベルに復帰しない。すなわち
利得制御回路２の利得が長期間にわたつて異常に
抑え込まれることになり、出力端子４における複
合映像信号のレベルは、第２図Ｄに示すように正
規のレベルVoよりも明らかに小さな状態が長期
間にわたつて発生するという不都合が生じる。
き比較的大レベルの雑音パルスが含まれている場
合、ピーク値検波回路８の出力は第２図Ｃのｂに
示すように雑音パルスの前縁で持ち上げられ、前
述のように放電時定数が大きく設定されているの
でなかなか正常なレベルに復帰しない。すなわち
利得制御回路２の利得が長期間にわたつて異常に
抑え込まれることになり、出力端子４における複
合映像信号のレベルは、第２図Ｄに示すように正
規のレベルVoよりも明らかに小さな状態が長期
間にわたつて発生するという不都合が生じる。
本発明の目的は上記した従来技術の欠点をなく
し、テレビジヨンチヤンネルと切換の際などに複
合映像信号に大レベルの雑音パルスが混入した場
合でも、速かに正規のレベルの複合映像信号を出
力できるという、優れた応答性を有する自動利得
制御装置を提供することにある。
し、テレビジヨンチヤンネルと切換の際などに複
合映像信号に大レベルの雑音パルスが混入した場
合でも、速かに正規のレベルの複合映像信号を出
力できるという、優れた応答性を有する自動利得
制御装置を提供することにある。
以下、本発明の一実施例を第３図ないし第５図
を用いて説明する。
を用いて説明する。
第３図は本発明の一実施例である自動利得制御
装置のブロツク図である。
装置のブロツク図である。
図中１は利得制御回路２に接続された入力端
子、３は利得制御回路２と出力端子４との間に設
けられたクランプ回路、５はクランプ回路３の出
力端子に接続された加算回路、６は同期信号分離
回路、７は同期信号分離回路６とが加算回路５と
の間に設けられた遅延パルス発生回路、８は利得
制御回路２に接続されたピーク値検波回路、９は
レベル検出回路、１０はレベル検出回路９とピー
ク値検波回路８との間に設けられた放電回路１０
である。
子、３は利得制御回路２と出力端子４との間に設
けられたクランプ回路、５はクランプ回路３の出
力端子に接続された加算回路、６は同期信号分離
回路、７は同期信号分離回路６とが加算回路５と
の間に設けられた遅延パルス発生回路、８は利得
制御回路２に接続されたピーク値検波回路、９は
レベル検出回路、１０はレベル検出回路９とピー
ク値検波回路８との間に設けられた放電回路１０
である。
次に、この装置の動作を説明する。
第４図Ａに示すような複合映像信号が入力端子
１に加えられ、利得制御回路２を通つてクランプ
回路３に加えられる。クランプ回路３では上記映
像信号の水平同期信号部分がクランプされて、出
力端子４に取り出されると共に加算回路５及び同
期信号分離回路６に加えられる。
１に加えられ、利得制御回路２を通つてクランプ
回路３に加えられる。クランプ回路３では上記映
像信号の水平同期信号部分がクランプされて、出
力端子４に取り出されると共に加算回路５及び同
期信号分離回路６に加えられる。
同期信号分離回路６の出力は遅延パルス発生回
路７に加えられ、第４図Ｂに示すような所定のレ
ベル値の遅延パルスを発生させて加算回路５に加
えられる。加算回路５では、上記映像信号の帰線
消去部分に上記遅延パルスが加算され、第４図Ｃ
に示すような加算信号を発生する。この加算信号
がピーク値検波回路８に供給されると共にレベル
検出回路９に供給される。レベル検出回路９は、
上記クランプ回路で設定されるクランプ電位から
一定のレベルだけシフトした基準電位と上記加算
信号とを比較して、上記加算信号のほうが小さい
期間すなわち上記加算信号のレベルが上記クラン
プ電位と上記基準電位との間となる期間だけ、上
記加算信号を放電回路１０に供給する。上記基準
電位は同期信号の先端からペデスタルレベルの間
に設定する。例えば第４図Ｃの破線ｃで示すよう
に上記基準電位を設定すると、同図に示す破線ｄ
は上記クランプ電位であるから、レベル検出回路
９の出力は第４図Ｄに示すようになる。放電回路
１０はレベル検出回路９の出力に応じてピーク値
検波回路８の時定数回路の放電電流を変化させ
る。すなわち上記加算信号のレベルが上記基準電
位より小さい場合だけ、上記加算信号と上記基準
電位との差に応じた電流が放電回路１０によつて
放電される。ピーク値検波回路８の出力は、利得
制御回路２にその制御信号として供給される。し
たがつて、複合映像信号に第４図Ａのａに示す如
き比較的大レベルの雑音パルスが含まれている場
合などに利得制御回路２の利得が異常に抑え込ま
れて出力端子４における複合映像信号のレベルが
小さくなつても、ピーク値検波回路８の出力は第
４図Ｃの一点鎖線ｂに示すように断続的に放電さ
れて速やかに正常なレベルに復帰するので、出力
端子４における複合映像信号レベルは第４図Ｅに
示すように正規のレベルに復帰する。
路７に加えられ、第４図Ｂに示すような所定のレ
ベル値の遅延パルスを発生させて加算回路５に加
えられる。加算回路５では、上記映像信号の帰線
消去部分に上記遅延パルスが加算され、第４図Ｃ
に示すような加算信号を発生する。この加算信号
がピーク値検波回路８に供給されると共にレベル
検出回路９に供給される。レベル検出回路９は、
上記クランプ回路で設定されるクランプ電位から
一定のレベルだけシフトした基準電位と上記加算
信号とを比較して、上記加算信号のほうが小さい
期間すなわち上記加算信号のレベルが上記クラン
プ電位と上記基準電位との間となる期間だけ、上
記加算信号を放電回路１０に供給する。上記基準
電位は同期信号の先端からペデスタルレベルの間
に設定する。例えば第４図Ｃの破線ｃで示すよう
に上記基準電位を設定すると、同図に示す破線ｄ
は上記クランプ電位であるから、レベル検出回路
９の出力は第４図Ｄに示すようになる。放電回路
１０はレベル検出回路９の出力に応じてピーク値
検波回路８の時定数回路の放電電流を変化させ
る。すなわち上記加算信号のレベルが上記基準電
位より小さい場合だけ、上記加算信号と上記基準
電位との差に応じた電流が放電回路１０によつて
放電される。ピーク値検波回路８の出力は、利得
制御回路２にその制御信号として供給される。し
たがつて、複合映像信号に第４図Ａのａに示す如
き比較的大レベルの雑音パルスが含まれている場
合などに利得制御回路２の利得が異常に抑え込ま
れて出力端子４における複合映像信号のレベルが
小さくなつても、ピーク値検波回路８の出力は第
４図Ｃの一点鎖線ｂに示すように断続的に放電さ
れて速やかに正常なレベルに復帰するので、出力
端子４における複合映像信号レベルは第４図Ｅに
示すように正規のレベルに復帰する。
次に本実施例の具体例について第５図を用いて
説明する。第３図の利得制御回路２、クランプ回
路３、加算回路５、同期信号分離回路６、遅延パ
ルス発生回路７、ピーク値検波回路８については
従来からよく知らてれているので具体例の説明は
省略する。
説明する。第３図の利得制御回路２、クランプ回
路３、加算回路５、同期信号分離回路６、遅延パ
ルス発生回路７、ピーク値検波回路８については
従来からよく知らてれているので具体例の説明は
省略する。
第５図に示すようにトランジスタ１１，１３、
抵抗１２、定電圧源１４、および定電流源１５，
１６により第３図に示すレベル検出回路９を構成
し、トランジスタ１１は第３図に示す放電回路１
０を兼ねている。端子１７は電源供給端子であ
り、第３図に示すものと同一符号のついているブ
ロツクは第３図に示すものと同一機能を有するブ
ロツクである。なお理解し易くするために、ピー
ク値検波回路８については、増幅器１８、充電用
トランジスタ１９、時定数回路を構成する抵抗２
０と容量（コンデンサ）２１で示している。
抵抗１２、定電圧源１４、および定電流源１５，
１６により第３図に示すレベル検出回路９を構成
し、トランジスタ１１は第３図に示す放電回路１
０を兼ねている。端子１７は電源供給端子であ
り、第３図に示すものと同一符号のついているブ
ロツクは第３図に示すものと同一機能を有するブ
ロツクである。なお理解し易くするために、ピー
ク値検波回路８については、増幅器１８、充電用
トランジスタ１９、時定数回路を構成する抵抗２
０と容量（コンデンサ）２１で示している。
加算回路５から同期信号先端をクランプされて
かつ上記遅延パルスが加算された第４図Ｃに示す
ような加算信号が、ピーク値検波回路８の増幅器
１８に供給されるとともにトランジスタ１３のベ
ースに入力される。トランジスタ１１のベースに
は、上記クランプ電位から一定のレベルだけシフ
トした基準電位が定電圧源１４によつて供給され
ているので、トランジスタ１１のコレクタには、
第４図Ｄに示す電流とは逆極性の電流が流れよう
とする。したがつて複合映像信号に含まれる雑音
パルス等によつて容量２１の電位すなわちトラン
ジスタ１９のエミツタ電位が異常に持ち上げられ
トランジスタ１９がカツトオフしている状態で
は、トランジスタ１１のコレクタ電流は容量２１
の放電電流として機能し、実質的に時定数回路の
時定数を小さくして容量２１の電位を速かに引き
下げることが可能となり、自動利得制御装置の出
力レベルを第４図Ｅのように速やかに正規のレベ
ルに復帰させることができる。
かつ上記遅延パルスが加算された第４図Ｃに示す
ような加算信号が、ピーク値検波回路８の増幅器
１８に供給されるとともにトランジスタ１３のベ
ースに入力される。トランジスタ１１のベースに
は、上記クランプ電位から一定のレベルだけシフ
トした基準電位が定電圧源１４によつて供給され
ているので、トランジスタ１１のコレクタには、
第４図Ｄに示す電流とは逆極性の電流が流れよう
とする。したがつて複合映像信号に含まれる雑音
パルス等によつて容量２１の電位すなわちトラン
ジスタ１９のエミツタ電位が異常に持ち上げられ
トランジスタ１９がカツトオフしている状態で
は、トランジスタ１１のコレクタ電流は容量２１
の放電電流として機能し、実質的に時定数回路の
時定数を小さくして容量２１の電位を速かに引き
下げることが可能となり、自動利得制御装置の出
力レベルを第４図Ｅのように速やかに正規のレベ
ルに復帰させることができる。
本実施例において、第３図に示す放電回路１０
の放電電流をレベル検出回路９の出力に応じて可
変するような構成としているが、放電回路１０の
放電電流を一定として放電回路１０とピーク値検
波回路８との間にさらにゲート回路を設けレベル
検出回路９の出力で上記ゲート回路をON、OFF
に切換えるようにしても同様な効果が得られる。
また本実施例においては同期信号分離回路６の入
力を出力端子４から供給しているが、これを入力
端子１から供給するようにしても同様の効果が得
られる。さらに上述例においてはレベル検出回路
９の入力を加算回路５の出力から供給している
が、これを出力端子４から供給するようにしても
同様の効果が得られる。
の放電電流をレベル検出回路９の出力に応じて可
変するような構成としているが、放電回路１０の
放電電流を一定として放電回路１０とピーク値検
波回路８との間にさらにゲート回路を設けレベル
検出回路９の出力で上記ゲート回路をON、OFF
に切換えるようにしても同様な効果が得られる。
また本実施例においては同期信号分離回路６の入
力を出力端子４から供給しているが、これを入力
端子１から供給するようにしても同様の効果が得
られる。さらに上述例においてはレベル検出回路
９の入力を加算回路５の出力から供給している
が、これを出力端子４から供給するようにしても
同様の効果が得られる。
以上のように本発明によれば、複合映像信号に
大レベルの雑音パルスが混入した場合でも、出力
レベルを速やかに正規のレベルに復帰できるとい
う応答性の優れた自動利得制御装置を実現でき
る。しかも、付加的な容量やコイルを必要とせ
ず、集積回路化にも極めて適している。
大レベルの雑音パルスが混入した場合でも、出力
レベルを速やかに正規のレベルに復帰できるとい
う応答性の優れた自動利得制御装置を実現でき
る。しかも、付加的な容量やコイルを必要とせ
ず、集積回路化にも極めて適している。
第１図は従来の自動利得制御装置のブロツク
図、第２図は同装置の各部入出力信号の波形図、
第３図は本発明の一実施例である自動利得制御装
置のブロツク図、第４図は同装置の各部入出力信
号の波形図、第５図は同自動利得制御装置の具体
例を示す要部回路図である。 １……入力端子、２……利得制御回路、３……
クランプ回路、４……出力端子、５……加算回
路、６……同期信号分離回路、７……遅延パルス
発生回路、８……ピーク値検波回路、９……レベ
ル検出回路、１０……放電回路。
図、第２図は同装置の各部入出力信号の波形図、
第３図は本発明の一実施例である自動利得制御装
置のブロツク図、第４図は同装置の各部入出力信
号の波形図、第５図は同自動利得制御装置の具体
例を示す要部回路図である。 １……入力端子、２……利得制御回路、３……
クランプ回路、４……出力端子、５……加算回
路、６……同期信号分離回路、７……遅延パルス
発生回路、８……ピーク値検波回路、９……レベ
ル検出回路、１０……放電回路。
Claims (1)
- １ 複合映像信号の利得を制御する利得制御回路
と、前記利得制御回路に接続され、前記複合映像
信号の同期信号先端部を一定電位に固定するクラ
ンプ回路と、前記クランプ回路の出力レベルの大
きさを検出するとともに前記利得制御回路の利得
を制御するピーク値検波回路と、前記クランプ回
路の出力信号と前記一定電位から所定の電位だけ
シフトした基準電位とを比較して前記クランプ回
路の出力信号のほうが小さい期間だけその電位差
に応じた信号を出力するレベル検出回路と、前記
ピーク値検波回路の時定数回路に接続され、前記
レベル検出回路の出力に応じて前記時定数回路の
放電電流値を変化させる放電回路とを具備し、前
記ピーク値検波回路の出力により前記利得制御回
路を制御する構成とし、大レベルの雑音等により
前記ピーク値検波回路が異常に充電されて前記利
得制御回路の利得が低下した時、前記レベル検出
回路の出力が所定値よりも小さくなる期間が増大
して前記放電回路の動作期間が平常時よりも長く
なることにより前記ピーク値検波回路の放電を速
めて利得制御回路の利得を回復する構成としたこ
とを特徴とする自動利得制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57100201A JPS58215879A (ja) | 1982-06-10 | 1982-06-10 | 自動利得制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57100201A JPS58215879A (ja) | 1982-06-10 | 1982-06-10 | 自動利得制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58215879A JPS58215879A (ja) | 1983-12-15 |
| JPH0417510B2 true JPH0417510B2 (ja) | 1992-03-26 |
Family
ID=14267683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57100201A Granted JPS58215879A (ja) | 1982-06-10 | 1982-06-10 | 自動利得制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58215879A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022040596A (ja) * | 2020-08-31 | 2022-03-11 | 株式会社大都技研 | 遊技台 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2881770B2 (ja) * | 1988-06-21 | 1999-04-12 | ソニー株式会社 | Ａｇｃ回路 |
| US5350908A (en) * | 1992-06-30 | 1994-09-27 | Allen-Bradley Company, Inc. | Automatic gain control circuit having disturbance cancellation capabilities |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55109012A (en) * | 1979-02-15 | 1980-08-21 | Toshiba Corp | Automatic gain control circuit |
-
1982
- 1982-06-10 JP JP57100201A patent/JPS58215879A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022040596A (ja) * | 2020-08-31 | 2022-03-11 | 株式会社大都技研 | 遊技台 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58215879A (ja) | 1983-12-15 |
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