JPH04175806A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPH04175806A JPH04175806A JP2302201A JP30220190A JPH04175806A JP H04175806 A JPH04175806 A JP H04175806A JP 2302201 A JP2302201 A JP 2302201A JP 30220190 A JP30220190 A JP 30220190A JP H04175806 A JPH04175806 A JP H04175806A
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- JP
- Japan
- Prior art keywords
- output
- circuit
- input
- inverter
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 238000001514 detection method Methods 0.000 claims description 2
- 230000004044 response Effects 0.000 abstract description 5
- 230000004043 responsiveness Effects 0.000 abstract 1
- 239000004065 semiconductor Substances 0.000 description 13
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の入力回路に関し、特にチップ
のＧＮＤ配線にのる雑音パルスによる入力回路の誤動作
を防止する入力回路に関する。
のＧＮＤ配線にのる雑音パルスによる入力回路の誤動作
を防止する入力回路に関する。
最近の半導体集積回路の高集積化、ハイスピード化によ
り出力バッファまたはその他の周辺回路が動作する時に
大きな貫通電流が流れることによるパルス電流が発生し
、このパルス電流が集積回路のチップ周辺のＧＮＤ配線
に重畳し、このチップ周辺のＧＮＤ配線にのる雑音パル
スでチップ周辺にある入力回路等が誤動作することが問
題になってきている。このようなチップ周辺のＧＮＤ配
線の雑音パルスによる入力回路の誤動作が起こらないよ
うに、従来は第３図に示すように半導体集積回路の入力
回路を構成し、入力回路の応答を遅くする事により前記
雑音パルスによる誤動作を防止していた。即ち、第３図
において入カバ、ド１７からの入力信号を波形整形用の
二段インバータ１８．１９を経て２人力のＮＡＮＤゲー
ト２６の入力とし、インバータ１９の出力信号を４段の
インバータ２０〜２３および容量２４．２５から成る遅
延回路を経て２人力ＮＡＮＤゲート２６の入力とし、こ
のＮＡＮＤゲート２６の出力信号をインバータ２７によ
り反転して内部回路の信号としている。
り出力バッファまたはその他の周辺回路が動作する時に
大きな貫通電流が流れることによるパルス電流が発生し
、このパルス電流が集積回路のチップ周辺のＧＮＤ配線
に重畳し、このチップ周辺のＧＮＤ配線にのる雑音パル
スでチップ周辺にある入力回路等が誤動作することが問
題になってきている。このようなチップ周辺のＧＮＤ配
線の雑音パルスによる入力回路の誤動作が起こらないよ
うに、従来は第３図に示すように半導体集積回路の入力
回路を構成し、入力回路の応答を遅くする事により前記
雑音パルスによる誤動作を防止していた。即ち、第３図
において入カバ、ド１７からの入力信号を波形整形用の
二段インバータ１８．１９を経て２人力のＮＡＮＤゲー
ト２６の入力とし、インバータ１９の出力信号を４段の
インバータ２０〜２３および容量２４．２５から成る遅
延回路を経て２人力ＮＡＮＤゲート２６の入力とし、こ
のＮＡＮＤゲート２６の出力信号をインバータ２７によ
り反転して内部回路の信号としている。
第４図に第３図の入力回路のタイミングチャートを示し
ている。
ている。
入力信号がハイレベルからローレベルに変化した後、入
力信号の変化により半導体集積回路の内部状態が遷移し
出力信号が変化することにより雑音パルスが発生し、そ
れが入力信号に重畳する。
力信号の変化により半導体集積回路の内部状態が遷移し
出力信号が変化することにより雑音パルスが発生し、そ
れが入力信号に重畳する。
雑音パルスが重畳した入力信号が波形整形用の二段イン
バータ１８．１９を経てインバータ１９の出力波形とな
り、特にＴＴＬレベル動作の入力回路の場合論理スレシ
ホールドレベルが低いので雑音パルスが顕著に現われる
。インバータ１９の出力が４段インバータ２０〜２３と
容量２４．２５から構成される遅延回路を経てインバー
タ２３に遅延波形が出力される。インバータ１９の出力
とインバータ２３の出力のＡＮＤの信号がインバータ２
７に出力されるが、この時雑音パルスの位置が遅延回路
の遅延時間分ずれているのでＡＮＤをとるとインバータ
２７の出力には雑音パルスが現われなくなる。しかしイ
ンバータ２７の圧力がローレベルからハイレベルに立上
がる位置は入力信号の変化から遅延回路のインバータ２
３の圧力の立上り位置までの時間遅れることになる。
バータ１８．１９を経てインバータ１９の出力波形とな
り、特にＴＴＬレベル動作の入力回路の場合論理スレシ
ホールドレベルが低いので雑音パルスが顕著に現われる
。インバータ１９の出力が４段インバータ２０〜２３と
容量２４．２５から構成される遅延回路を経てインバー
タ２３に遅延波形が出力される。インバータ１９の出力
とインバータ２３の出力のＡＮＤの信号がインバータ２
７に出力されるが、この時雑音パルスの位置が遅延回路
の遅延時間分ずれているのでＡＮＤをとるとインバータ
２７の出力には雑音パルスが現われなくなる。しかしイ
ンバータ２７の圧力がローレベルからハイレベルに立上
がる位置は入力信号の変化から遅延回路のインバータ２
３の圧力の立上り位置までの時間遅れることになる。
上述した従来の雑音パルスによる誤動作を防止する入力
回路では入力信号の立上りに対する応答が遅延回路の遅
延時間公達れることになり、特に高速性が要求される半
導体集積回路の入力回路に使用することはできない。ま
た容量を使ったアナログ信号の遅延回路を使っているの
で半導体製造プロセスの条件のバラツキにより遅延時間
が大きく変化するという欠点がある。
回路では入力信号の立上りに対する応答が遅延回路の遅
延時間公達れることになり、特に高速性が要求される半
導体集積回路の入力回路に使用することはできない。ま
た容量を使ったアナログ信号の遅延回路を使っているの
で半導体製造プロセスの条件のバラツキにより遅延時間
が大きく変化するという欠点がある。
本発明の半導体集積回路の入力回路は、波形整形された
入力信号の立下り変化を検出する回路と、この立下り変
化検出回路の出力と所定のクロックで動作するカウンタ
回路のキャリー出力が入力されるセットリセットラッチ
と、波形整形された入力信号とセットリセットラッチの
出力とのＡＮＤの論理をとる回路を有している。
入力信号の立下り変化を検出する回路と、この立下り変
化検出回路の出力と所定のクロックで動作するカウンタ
回路のキャリー出力が入力されるセットリセットラッチ
と、波形整形された入力信号とセットリセットラッチの
出力とのＡＮＤの論理をとる回路を有している。
かくして、本発明の入力回路では入力信号の立上りに対
する応答に遅れを防止することができる。
する応答に遅れを防止することができる。
次に、本発明について図面を参照して説明する。
第１図に本発明の一実施例の半導体集積回路の入力回路
を示している。
を示している。
入カバ、ド１に入力信号を印加し、インバータ２．３は
入力信号の波形整形用の入力バッファで、インバータ４
，５，６と容量７，８はインバータ３の出力信号を遅延
させる遅延回路、Ｎ０Ｒ９はインバータ３の出力とイン
バータ６の出力のＮ。
入力信号の波形整形用の入力バッファで、インバータ４
，５，６と容量７，８はインバータ３の出力信号を遅延
させる遅延回路、Ｎ０Ｒ９はインバータ３の出力とイン
バータ６の出力のＮ。
Ｒの論理をとり遅延回路の遅延時間分の幅のワンパルス
を発生するＮＯＲゲート、インバータ１０はＮ０Ｒ９の
信号を反転するインバータ、ＮＡＮＤｌｌ、１２はセッ
トリセットラッチを構成するＮＡＮＤゲート、カウンタ
回路１３はセットリセットラッチのＮＡＮＤｌ ２の出
力がハイレベルの時カウンタ値がリセットされ、ローレ
ベルの時所定のクロック信号によりカウント動作を行な
い、所定のカウント値になった時キャリーが出力されイ
ンバータ１４で反転してセットリセットラッチのＮＡＮ
Ｄｌ ２に入力しＮＡＮＤｌ、２の出力をノ１イレベル
にする。ＮＡＮＤｌ、５は入力バッファのインバータ３
の出力とセットリセットラッチのＮＡＮＤ １２の出力
のＮＡＮＤの論理をとるＮＡＮＤゲート、インバータ１
６はＮＡＮＤｌ ５の出力を反転するインバータで内部
回路に雑音パルスが除去された入力信号を供給する。
を発生するＮＯＲゲート、インバータ１０はＮ０Ｒ９の
信号を反転するインバータ、ＮＡＮＤｌｌ、１２はセッ
トリセットラッチを構成するＮＡＮＤゲート、カウンタ
回路１３はセットリセットラッチのＮＡＮＤｌ ２の出
力がハイレベルの時カウンタ値がリセットされ、ローレ
ベルの時所定のクロック信号によりカウント動作を行な
い、所定のカウント値になった時キャリーが出力されイ
ンバータ１４で反転してセットリセットラッチのＮＡＮ
Ｄｌ ２に入力しＮＡＮＤｌ、２の出力をノ１イレベル
にする。ＮＡＮＤｌ、５は入力バッファのインバータ３
の出力とセットリセットラッチのＮＡＮＤ １２の出力
のＮＡＮＤの論理をとるＮＡＮＤゲート、インバータ１
６はＮＡＮＤｌ ５の出力を反転するインバータで内部
回路に雑音パルスが除去された入力信号を供給する。
第２図に第１図の入力回路の動作波形のタイミングチャ
ー・トを示している。
ー・トを示している。
入力信号がハイレベルからローレベルに変化した後、入
力信号の変化により半導体集積回路の内部状態が遷移し
出力信号が変化することにより雑音パルスが発生し、そ
れが入力信号に重畳する。
力信号の変化により半導体集積回路の内部状態が遷移し
出力信号が変化することにより雑音パルスが発生し、そ
れが入力信号に重畳する。
雑音パルスが重畳した入力信号が波形整形用のニ二段イ
ンバータ２，３を経てインバータ３の出力波形となる。
ンバータ２，３を経てインバータ３の出力波形となる。
インバータ３の出力が３段インバータ４〜６と容量７，
８から構成される遅延回路を経てＮＯＲゲート９に遅延
波形が出力される。インバーク３の出力がハイレベルか
らローレベルに立下がるとインバータ６の出力に遅延さ
れた反転信号が出力されるのでインバータ３とインバー
タ６の出力のＮＯＲをとると遅延時間分の幅のワンパル
スが作られインバータ１０で反転してセットリセットラ
ッチのＮＡＮＤＩＩに入力する。セットリセットラッチ
はＮＡＮＤｌ ２の出力がハイレベルでカウンタ回路を
リセットした状態で止まっているのでＮＡＮＤｌ １の
入力にローレベルのワンパルスが入力されるとＮＡＮＤ
ｌ ２の出力がハイレベルカラローレベルに反転スル。
８から構成される遅延回路を経てＮＯＲゲート９に遅延
波形が出力される。インバーク３の出力がハイレベルか
らローレベルに立下がるとインバータ６の出力に遅延さ
れた反転信号が出力されるのでインバータ３とインバー
タ６の出力のＮＯＲをとると遅延時間分の幅のワンパル
スが作られインバータ１０で反転してセットリセットラ
ッチのＮＡＮＤＩＩに入力する。セットリセットラッチ
はＮＡＮＤｌ ２の出力がハイレベルでカウンタ回路を
リセットした状態で止まっているのでＮＡＮＤｌ １の
入力にローレベルのワンパルスが入力されるとＮＡＮＤ
ｌ ２の出力がハイレベルカラローレベルに反転スル。
ＮＡＮＤ １２の出力がローレベルになるとカウンタ回
路のリセットがはずれ、この場合クロック信号の立上り
でカウント値が＋１されるものとしている。この実施例
ではカウンタのカウント値が７になるとカウンタのキャ
リー出力にハイレベルが出力されインバータ１４で反転
されてＮＡＮＤｌ ２に入力されることによりＮＡＮＤ
ｌ ２の出力がハイレベルでカウンタ回路をリセットし
た元の状態に戻る。
路のリセットがはずれ、この場合クロック信号の立上り
でカウント値が＋１されるものとしている。この実施例
ではカウンタのカウント値が７になるとカウンタのキャ
リー出力にハイレベルが出力されインバータ１４で反転
されてＮＡＮＤｌ ２に入力されることによりＮＡＮＤ
ｌ ２の出力がハイレベルでカウンタ回路をリセットし
た元の状態に戻る。
ＮＡＮＤｌ、２の出力は入力信号が立下がった後カウン
タのキャリーが出力されるまでの間口−レベルになって
いるのでこの信号と入力バッファのインバータ３の出力
をＮＡＮＤｌ ５に入力しインバータ１６で反転すれば
ＡＮＤの論理をとることになるのでＮＡＮＤｌ ２の出
力がローレベルの期間入力信号の雑音パルスを除去する
ことができる。
タのキャリーが出力されるまでの間口−レベルになって
いるのでこの信号と入力バッファのインバータ３の出力
をＮＡＮＤｌ ５に入力しインバータ１６で反転すれば
ＡＮＤの論理をとることになるのでＮＡＮＤｌ ２の出
力がローレベルの期間入力信号の雑音パルスを除去する
ことができる。
以上説明したように本発明は、半導体集積回路の入力信
号の変化により内部回路の状態が遷移して出力信号が変
化することによりパルス電流が発生し、このパルス電流
が集積回路のチップ周辺のＧＮＤ配線に重畳することに
よる入力回路の誤動作を防止できる。特にＴＴＬレベル
など入力の論理スレシホールド電位が低い場合に顕著な
効果がある。また入力信号が立下がってからカウンタが
動作しキャリー出力が出るまでの間雑音パルスを除去す
ることができるのでこの時間は正確に設定することが可
能で、入力信号の最小切換わり時間とチップ自身の出力
バッファの貫通電流によるパルス電流が発生するタイミ
ングを考慮してカウンタのクロック信号周波数とキャリ
ーが出力されるカウント値を決めることができ、入力信
号の立下り変化のタイミングは遅延回路の遅れ時間に関
係なく内部回路に伝達されるので高速応答性が要求され
る半導体集積回路の入力回路を実現することができる。
号の変化により内部回路の状態が遷移して出力信号が変
化することによりパルス電流が発生し、このパルス電流
が集積回路のチップ周辺のＧＮＤ配線に重畳することに
よる入力回路の誤動作を防止できる。特にＴＴＬレベル
など入力の論理スレシホールド電位が低い場合に顕著な
効果がある。また入力信号が立下がってからカウンタが
動作しキャリー出力が出るまでの間雑音パルスを除去す
ることができるのでこの時間は正確に設定することが可
能で、入力信号の最小切換わり時間とチップ自身の出力
バッファの貫通電流によるパルス電流が発生するタイミ
ングを考慮してカウンタのクロック信号周波数とキャリ
ーが出力されるカウント値を決めることができ、入力信
号の立下り変化のタイミングは遅延回路の遅れ時間に関
係なく内部回路に伝達されるので高速応答性が要求され
る半導体集積回路の入力回路を実現することができる。
第１図は本発明の半導体集積回路の入力回路の一実施例
の論理回路図、第２図は第１図の回路動作を示すタイミ
ング波形図、第３図は従来の半導体集積回路の入力回路
を示す論理回路図、第４図は第３図の回路動作を示すタ
イミング波形図である。 １．１７・・・・・・入力バッド、２，３．４，５゜６
．１．０，１４，１６．１ ｇ、１９，２０，２１，２
２゜２３．２７・・・・・・インバータ、７，８，２４
．２５・・・・・・容量、９・・・・・・ＮＯＲゲート
、１１，１２，１５゜２６・・・・・・ＮＡＮＤゲート
、１３・・・・・・カウンタ回路。 代理人 弁理士 内 原 晋 −９１・
の論理回路図、第２図は第１図の回路動作を示すタイミ
ング波形図、第３図は従来の半導体集積回路の入力回路
を示す論理回路図、第４図は第３図の回路動作を示すタ
イミング波形図である。 １．１７・・・・・・入力バッド、２，３．４，５゜６
．１．０，１４，１６．１ ｇ、１９，２０，２１，２
２゜２３．２７・・・・・・インバータ、７，８，２４
．２５・・・・・・容量、９・・・・・・ＮＯＲゲート
、１１，１２，１５゜２６・・・・・・ＮＡＮＤゲート
、１３・・・・・・カウンタ回路。 代理人 弁理士 内 原 晋 −９１・
Claims (1)
- 入力信号を波形整形する回路と、この回路の出力信号
の立下り変化を検出する回路と、この立下り変化検出回
路の出力と所定のクロックで動作するカウンタ回路のキ
ャリー出力とを受けるセットリセットラッチと、このセ
ットリセットラッチの出力と前記波形整形回路の出力と
の論理積をとる回路とを具備し、前記ラッチの出力で前
記カウンタ回路をリセットすることを特徴とする入力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2302201A JPH04175806A (ja) | 1990-11-07 | 1990-11-07 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2302201A JPH04175806A (ja) | 1990-11-07 | 1990-11-07 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04175806A true JPH04175806A (ja) | 1992-06-23 |
Family
ID=17906160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2302201A Pending JPH04175806A (ja) | 1990-11-07 | 1990-11-07 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04175806A (ja) |
-
1990
- 1990-11-07 JP JP2302201A patent/JPH04175806A/ja active Pending
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