JPH0466406B2 - - Google Patents
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- Publication number
- JPH0466406B2 JPH0466406B2 JP62028661A JP2866187A JPH0466406B2 JP H0466406 B2 JPH0466406 B2 JP H0466406B2 JP 62028661 A JP62028661 A JP 62028661A JP 2866187 A JP2866187 A JP 2866187A JP H0466406 B2 JPH0466406 B2 JP H0466406B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- signal
- pulse
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体集積回路に係り、特にチツプ接
地電位の揺れによる入力回路等の誤動作を防止す
るための回路に関する。
地電位の揺れによる入力回路等の誤動作を防止す
るための回路に関する。
（従来の技術）
たとえばメモリ集積回路においては、出力バツ
フアまたはその他の周辺回路が動作するときにピ
ーク電流が発生し、このピーク電流が接地端に流
れ込む。このとき、接地用配線（チツプ内および
チツプ外）のうちの主にチツプ外部の配線のイン
ダクタンスにより、チツプの接地電位が揺れ、こ
のことに起因してチツプ内の入力回路等が誤動作
することがあつた。
フアまたはその他の周辺回路が動作するときにピ
ーク電流が発生し、このピーク電流が接地端に流
れ込む。このとき、接地用配線（チツプ内および
チツプ外）のうちの主にチツプ外部の配線のイン
ダクタンスにより、チツプの接地電位が揺れ、こ
のことに起因してチツプ内の入力回路等が誤動作
することがあつた。
上記したようなチツプ内接地電位の揺れによる
雑音に起因する回路の誤動作を防止するために、
従来は第３図に示すように集積回路内の入力回路
部を構成し、入力回路の応答を鈍くして前記雑音
に対して応答し難くすることが行なわれてきた。
即ち、第３図において、入力パツド３１の入力信
号を波形整形用の二段のインバータ３２，３３を
経て二入力のナンドゲート３４の一方の入力と
し、上記インバータ３３の出力信号を四段のイン
バータ３５〜３８および容量３９，４０からなる
遅延回路を経て上記ナンドゲート３４の他方の入
力とし、このナンドゲート３４の出力信号をイン
バータ４１により反転させている。
雑音に起因する回路の誤動作を防止するために、
従来は第３図に示すように集積回路内の入力回路
部を構成し、入力回路の応答を鈍くして前記雑音
に対して応答し難くすることが行なわれてきた。
即ち、第３図において、入力パツド３１の入力信
号を波形整形用の二段のインバータ３２，３３を
経て二入力のナンドゲート３４の一方の入力と
し、上記インバータ３３の出力信号を四段のイン
バータ３５〜３８および容量３９，４０からなる
遅延回路を経て上記ナンドゲート３４の他方の入
力とし、このナンドゲート３４の出力信号をイン
バータ４１により反転させている。
上記第３図の入力回路部においては、第４図に
示すような入力信号の低レベル期間に接地電位の
揺れにより等価的に雑音パルスが発生した場合で
も、通常予測される雑音パルスの時間幅よりも遅
延回路の遅延時間t1を長く設定しておけば、イン
バータ３３の出力信号中に現われる雑音パルスと
遅延回路のインバータ３８の出力信号中に現われ
る雑音パルスとのタイミングが一致しないので、
ナンドゲート３４の出力信号およびインバータ４
１の出力信号には雑音パルスが含まれなくなり、
誤動作が生じなくなる。この場合、入力信号の立
ち上りに比べてインバータ４１の出力信号の立ち
上りは少なくとも前記遅延時間t1よりも大きい時
間τAだけ遅れることになる。
示すような入力信号の低レベル期間に接地電位の
揺れにより等価的に雑音パルスが発生した場合で
も、通常予測される雑音パルスの時間幅よりも遅
延回路の遅延時間t1を長く設定しておけば、イン
バータ３３の出力信号中に現われる雑音パルスと
遅延回路のインバータ３８の出力信号中に現われ
る雑音パルスとのタイミングが一致しないので、
ナンドゲート３４の出力信号およびインバータ４
１の出力信号には雑音パルスが含まれなくなり、
誤動作が生じなくなる。この場合、入力信号の立
ち上りに比べてインバータ４１の出力信号の立ち
上りは少なくとも前記遅延時間t1よりも大きい時
間τAだけ遅れることになる。
上記したように従来の入力回路部は、入力信号
の立ち上りに対する応答速度を犠牲にして雑音に
よる誤動作を防止している。このため、特に高速
性が要求される半導体集積回路では、入力回路部
での遅れが非常に問題になり、上記入力回路部を
採用することはできなくなる。
の立ち上りに対する応答速度を犠牲にして雑音に
よる誤動作を防止している。このため、特に高速
性が要求される半導体集積回路では、入力回路部
での遅れが非常に問題になり、上記入力回路部を
採用することはできなくなる。
（発明が解決しようとする問題点）
本発明は、上記したように出力バツフアまたは
周辺回路が動作する際のピーク電流によりチツプ
の接地電位に雑音パルスが発生したときの入力回
路の誤動作を防止するために入力信号の立ち上り
に対する応答速度が犠牲になるという問題点を解
決すべくなされたもので、入力信号の立ち上りに
対する応答速度を犠牲にすることなくチツプ接地
電位に雑音パルスが発生したときの入力回路の誤
動作を防止し得る半導体集積回路を提供すること
を目的とする。
周辺回路が動作する際のピーク電流によりチツプ
の接地電位に雑音パルスが発生したときの入力回
路の誤動作を防止するために入力信号の立ち上り
に対する応答速度が犠牲になるという問題点を解
決すべくなされたもので、入力信号の立ち上りに
対する応答速度を犠牲にすることなくチツプ接地
電位に雑音パルスが発生したときの入力回路の誤
動作を防止し得る半導体集積回路を提供すること
を目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明の半導体集積回路は、入力信号を波形整
形する波形整形回路と、波形整形された当該入力
信号の最初の変化時から次の変化時までの間に発
生した雑音パルスの時間幅よりも長い一定時間だ
け当該入力信号を遅延させる遅延回路と、当該入
力信号の最初の変化に対応して、当該最初の変化
時から次の変化時までの時間幅よりも短い一定時
間だけパルス信号を発生するパルス発生回路と、
前記遅延回路からの出力信号と当該パルス信号が
入力され、当該パルス信号の時間幅だけ動作し得
る第１の論理回路と、前記波形整形回路からの出
力信号と前記第１の論理回路からの出力信号が入
力され、当該入力信号の次の変化時における応答
遅れを生じさせることなく、当該雑音パルスを除
去する第２の論理回路とを備える。
形する波形整形回路と、波形整形された当該入力
信号の最初の変化時から次の変化時までの間に発
生した雑音パルスの時間幅よりも長い一定時間だ
け当該入力信号を遅延させる遅延回路と、当該入
力信号の最初の変化に対応して、当該最初の変化
時から次の変化時までの時間幅よりも短い一定時
間だけパルス信号を発生するパルス発生回路と、
前記遅延回路からの出力信号と当該パルス信号が
入力され、当該パルス信号の時間幅だけ動作し得
る第１の論理回路と、前記波形整形回路からの出
力信号と前記第１の論理回路からの出力信号が入
力され、当該入力信号の次の変化時における応答
遅れを生じさせることなく、当該雑音パルスを除
去する第２の論理回路とを備える。
（作用）
上記構成によれば、入力信号の最初の変化時
（例えば立ち下がり）から次の変化時（例えば立
ち上がり）までの間に雑音パルスが発生した場合
に、一定時間だけ遅延させた当該入力信号と、当
該入力信号の最初の変化時から一定時間だけ生じ
るパルス信号とを第１の論理回路へ入力し、か
つ、前記波形整形回路からの出力信号と前記第１
の論理回路からの出力信号を第２の論理回路へ入
力している。これにより、当該入力信号の次の変
化時における応答遅れを生じさせることなく、当
該雑音パルスを除去することができ、当該雑音パ
ルスによる入力回路の誤動作が防止される。
（例えば立ち下がり）から次の変化時（例えば立
ち上がり）までの間に雑音パルスが発生した場合
に、一定時間だけ遅延させた当該入力信号と、当
該入力信号の最初の変化時から一定時間だけ生じ
るパルス信号とを第１の論理回路へ入力し、か
つ、前記波形整形回路からの出力信号と前記第１
の論理回路からの出力信号を第２の論理回路へ入
力している。これにより、当該入力信号の次の変
化時における応答遅れを生じさせることなく、当
該雑音パルスを除去することができ、当該雑音パ
ルスによる入力回路の誤動作が防止される。
（実施例）
以下、図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
第１図は半導体集積回路の入力回路部を示して
おり、１は入力信号が印加される入力パツド、２
および３は上記入力パツド１からの入力信号を波
形整形するための二段のインバータ（波形整形回
路）、４は上記インバータ３の出力信号が入力す
る遅延回路（たとえば三段接続されたインバータ
５，６，７および段間に接続された容量８，９か
らなる）、１０は前記インバータ３の出力信号が
入力し、入力信号の変化から一定時間にわたつて
パルス信号を出力するパルス発生回路、１１は上
記パルス発生回路１０の出力信号および前記遅延
回路４の出力信号が入力する二入力のナンドゲー
ト、１２は上記ナンドゲート１１の出力信号およ
び前記インバータ３の出力信号が入力する二入力
のナンドゲート、１３は上記ナンドゲート１２の
出力信号を反転するインバータである。
おり、１は入力信号が印加される入力パツド、２
および３は上記入力パツド１からの入力信号を波
形整形するための二段のインバータ（波形整形回
路）、４は上記インバータ３の出力信号が入力す
る遅延回路（たとえば三段接続されたインバータ
５，６，７および段間に接続された容量８，９か
らなる）、１０は前記インバータ３の出力信号が
入力し、入力信号の変化から一定時間にわたつて
パルス信号を出力するパルス発生回路、１１は上
記パルス発生回路１０の出力信号および前記遅延
回路４の出力信号が入力する二入力のナンドゲー
ト、１２は上記ナンドゲート１１の出力信号およ
び前記インバータ３の出力信号が入力する二入力
のナンドゲート、１３は上記ナンドゲート１２の
出力信号を反転するインバータである。
上記入力回路の動作について第２図を参照して
説明する。入力信号が立ち下つてから立ち上るま
での低レベル期間に、半導体集積回路内の図示し
ない出力バツフアまたは周辺回路が動作する際の
ピーク電流により集積回路チツプ内の接地電位が
揺れて等価的に雑音パルスが発生した場合を考え
る。上記入力信号は二段のインバータ２，３によ
り波形整形され、このインバータ３の出力信号は
遅延回路４およびパルス発生回路１０に入力す
る。遅延回路４は、その入力信号を前記雑音パル
スの時間幅より長い一定の遅延時間だけ遅延させ
ると共に位相を反転させる。パルス発生回路１０
はその入力信号の立下りの変化を検出し、一定時
間にわたつて高レベルのパルス出力を発生する。
なお、当該パルス出力の時間幅τBは、入力信号の
立ち下がり時から立ち上がり時までの時間幅より
も短くなつている。このパルス出力と前記遅延回
路４の遅延出力とがナンドゲート１１でナンド処
理されると、ナンド出力は前記インバータ３の出
力信号と同相であるが、その前縁および後縁は上
記遅延出力の前縁および前記パルス出力の後縁で
規定される。なぜなら、ナンドゲート１１の出力
が“０”となるのは、少なくともパルス出力が
“１”のときであるから、パルス出力が発生され
ていない間は、ナンド出力は常に“１”であり、
ナンドゲート１１が動作し得ない状態といえるか
らである。このナンド出力と前記インバータ３の
出力信号とは、それぞれに含まれる雑音パルスの
タイミングが異なつているので、上記両信号が入
力するナンドゲート１２のナンド出力およびイン
バータ１３の出力には雑音パルスが含まれなくな
る。しかも、このインバータ１３の出力の前縁お
よび後縁は前記インバータ３の出力信号により規
定されることになる。
説明する。入力信号が立ち下つてから立ち上るま
での低レベル期間に、半導体集積回路内の図示し
ない出力バツフアまたは周辺回路が動作する際の
ピーク電流により集積回路チツプ内の接地電位が
揺れて等価的に雑音パルスが発生した場合を考え
る。上記入力信号は二段のインバータ２，３によ
り波形整形され、このインバータ３の出力信号は
遅延回路４およびパルス発生回路１０に入力す
る。遅延回路４は、その入力信号を前記雑音パル
スの時間幅より長い一定の遅延時間だけ遅延させ
ると共に位相を反転させる。パルス発生回路１０
はその入力信号の立下りの変化を検出し、一定時
間にわたつて高レベルのパルス出力を発生する。
なお、当該パルス出力の時間幅τBは、入力信号の
立ち下がり時から立ち上がり時までの時間幅より
も短くなつている。このパルス出力と前記遅延回
路４の遅延出力とがナンドゲート１１でナンド処
理されると、ナンド出力は前記インバータ３の出
力信号と同相であるが、その前縁および後縁は上
記遅延出力の前縁および前記パルス出力の後縁で
規定される。なぜなら、ナンドゲート１１の出力
が“０”となるのは、少なくともパルス出力が
“１”のときであるから、パルス出力が発生され
ていない間は、ナンド出力は常に“１”であり、
ナンドゲート１１が動作し得ない状態といえるか
らである。このナンド出力と前記インバータ３の
出力信号とは、それぞれに含まれる雑音パルスの
タイミングが異なつているので、上記両信号が入
力するナンドゲート１２のナンド出力およびイン
バータ１３の出力には雑音パルスが含まれなくな
る。しかも、このインバータ１３の出力の前縁お
よび後縁は前記インバータ３の出力信号により規
定されることになる。
したがつて、上記入力回路部においては、一般
にチツプ接地電位の揺れによる雑音はチツプ自身
のピーク電流によつて起きるので、出力パルスの
時間幅がチツプの出力動作時間分となるようにパ
ルス発生回路１０を設計しておけば、上記雑音に
よる誤動作を防止できると共に入力信号の立ち上
がりに対する応答遅れをなくすることができる。
にチツプ接地電位の揺れによる雑音はチツプ自身
のピーク電流によつて起きるので、出力パルスの
時間幅がチツプの出力動作時間分となるようにパ
ルス発生回路１０を設計しておけば、上記雑音に
よる誤動作を防止できると共に入力信号の立ち上
がりに対する応答遅れをなくすることができる。
なお、本発明は上記実施例に限られるものでは
なく、前記遅延回路４とパルス発生回路１０とナ
ンドゲート１１との組合せ部は、要は入力信号の
立ち下り変化から一定の期間のみ遅延動作を行な
い、それ以降は一定レベルを出力する回路であれ
ばよい。
なく、前記遅延回路４とパルス発生回路１０とナ
ンドゲート１１との組合せ部は、要は入力信号の
立ち下り変化から一定の期間のみ遅延動作を行な
い、それ以降は一定レベルを出力する回路であれ
ばよい。
［発明の効果］
上述したように本発明の半導体集積回路によれ
ば、入力信号の立ち上りに対する応答速度を犠牲
にすることなくチツプ接地電位に雑音パルスが発
生したときの入力回路の誤動作を防止できるの
で、特に高速性が要求される半導体集積回路を実
現する際に有効である。
ば、入力信号の立ち上りに対する応答速度を犠牲
にすることなくチツプ接地電位に雑音パルスが発
生したときの入力回路の誤動作を防止できるの
で、特に高速性が要求される半導体集積回路を実
現する際に有効である。
第１図は本発明の半導体集積回路の一実施例に
おける入力回路部を示す論理回路図、第２図は第
１図の回路動作を示すタイミング波形図、第３図
は従来の半導体集積回路の入力回路部を示す論理
回路図、第４図は第３図の回路動作を示すタイミ
ング波形図である。 １……入力パツド、２，３，５，６，７，１３
……インバータ、４……遅延回路、１０……パル
ス発生回路、１１，１２……ナンドゲート。
おける入力回路部を示す論理回路図、第２図は第
１図の回路動作を示すタイミング波形図、第３図
は従来の半導体集積回路の入力回路部を示す論理
回路図、第４図は第３図の回路動作を示すタイミ
ング波形図である。 １……入力パツド、２，３，５，６，７，１３
……インバータ、４……遅延回路、１０……パル
ス発生回路、１１，１２……ナンドゲート。
Claims (1)
- 【特許請求の範囲】 １ 入力信号を波形整形する波形整形回路と、 波形整形された当該入力信号の最初の変化時か
ら次の変化時までの間に発生した雑音パルスの時
間幅よりも長い一定時間だけ当該入力信号を遅延
させる遅延回路と、 当該入力信号の最初の変化に対応して、当該最
初の変化時から次の変化時までの時間幅よりも短
い一定時間だけパルス信号を発生するパルス発生
回路と、 前記遅延回路からの出力信号と当該パルス信号
が入力され、当該パルス信号の時間幅だけ動作し
得る第１の論理回路と、 前記波形整形回路からの出力信号と前記第１の
論理回路からの出力信号が入力され、当該入力信
号の次の変化時の応答遅れを生じさせることな
く、当該雑音パルスを除去する第２の論理回路と を具備することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62028661A JPS63196113A (ja) | 1987-02-10 | 1987-02-10 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62028661A JPS63196113A (ja) | 1987-02-10 | 1987-02-10 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63196113A JPS63196113A (ja) | 1988-08-15 |
| JPH0466406B2 true JPH0466406B2 (ja) | 1992-10-23 |
Family
ID=12254684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62028661A Granted JPS63196113A (ja) | 1987-02-10 | 1987-02-10 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63196113A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51134357U (ja) * | 1975-04-21 | 1976-10-29 |
-
1987
- 1987-02-10 JP JP62028661A patent/JPS63196113A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63196113A (ja) | 1988-08-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |