JPH0417590B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、到来ビデオ信号に含まれる同期信号
を再生し、この再生した同期信号をライン同期回
路に供給する同期信号抽出回路であつて、この同
期信号抽出回路が、前記の到来ビデオ信号を生じ
るビデオ信号源に接続され同期信号を発生するパ
ルス発生器と、到来ライン同期パルスの発生時を
含みこの到来ライン同期パルスの発生後でライン
帰線消去期間の終了時前に終了する積分期間中到
来ビデオ信号を積分し、この積分によつて得られ
前記のパルス発生器に供給すべき値を記憶素子に
記憶する積分器と、この積分器にキーイングパル
スを供給してこの積分器を前記の積分期間中動作
させるようにする手段とを具える当該同期信号抽
出回路に関するものである。

このような回路はオランダ国特許出願第
7000743号（特公昭52−6048号公報）明細書に記
載されている。この従来の回路では、テレビジヨ
ン同期信号を取出す為にしきい値レベルをスライ
サ、すなわち双方向リミツタに供給している。こ
の目的の為に、ピークレベルはピークレベル検出
器により決定され、ビデオ信号のビデオ情報のほ
ぼ黒レベルである基準レベルは基準レベル検出器
により決定されている。後者の基準レベル検出器
は適当なキーイングパルスにより作動させられる
スイツチを有するキード検出器である。このよう
にして得られたレベルをその後合成し、例えばピ
ークレベルと基準レベルとの中間に位置するしき
い値レベルを決定している。従つて、到来する同
期信号の振幅が変化する場合に、ピークレベルお
よび基準レベルに対するしきい値レベルの相対距
離が一定に維持される。

従来の回路では、２つの検出器の各々がコンデ
ンサより成る記憶素子を有している。

本発明の目的は、しきい値レベルの決定に対し
１個のみの記憶素子を有する前述した種類の同期
信号抽出回路を提供せんとするにある。

本発明は、到来ビデオ信号に含まれる同期信号
を再生し、この再生した同期信号をライン同期回
路に供給する同期信号抽出回路であつて、この同
期信号抽出回路が、前記の到来ビデオ信号を生じ
るビデオ信号源に接続され同期信号を発生するパ
ルス発生器と、到来ライン同期パルスの発生時を
含みこの到来ライン同期パルスの発生後でライン
帰線消去期間の終了時前に終了する積分期間中到
来ビデオ信号を積分し、この積分によつて得られ
前記のパルス発生器に供給すべぎ値を記憶素子に
記憶する積分器と、この積分器にキーイングパル
スを供給してこの積分器を前記の積分期間中動作
させるようにする手段とを具える当該同期信号抽
出回路において、この同期信号抽出回路が更に前
記のライン同期回路の同期状態を検出する同期検
出器をも有しており、到来ビデオ信号を積分する
期間を決定する前記のキーイングパルスをライン
同期回路が同期状態にある際にこのライン同期回
路により発生させ且つライン同期回路が非同期状
態にある際に前記のパルス発生器により発生させ
るようになつていることを特徴とする。

本発明回路をアナログ素子を用いて構成し、そ
の大部分を集積回路中に設ける場合には、他の素
子はコンデンサの形態の１つのみの記憶素子であ
る為、しきい値検出器の領域においては集積回路
に１つのみの接続端子を設ける必要があるだけで
ある。

積分により得られる信号は第１キーイングパル
スの持続時間に比べて第２キーイングパルスの持
続時間に依存する。これらの持続時間が互いに等
しい場合には、得られるしきい値レベルはピーク
レベルおよび基準レベルから等距離に位置する。
本発明は、パルス幅すなわち時間は雑音によつて
殆ど影響を受けないのに対しパルスの電圧レベル
は雑音によつて著しく影響を受ける為、時間に関
する測定はレベルに関する測定よりも正確であ
り、従つて時間に基づいて得られるしきい値レベ
ルの位置も殆ど変化しないという認識を基に成し
たものである。本発明による他の利点は、到来す
る同期パルスの振幅が小さい場合でも、得られる
しきい値レベルはほぼ正しい位置すなわちピーク
レベルと基準レベルとの中間に位置し、従つて適
切に大きな振幅の到来信号を得る為の制御増幅を
省略しうるということである。

このような増幅は例えばオランダ国特許出願第
169012号明細書に記載されている。

オランダ国特許出願第8104533号（特開昭58−
75973号公報）には、ライン同期回路の同期状態
において一部の時間キード積分器として作動する
基準レベル検出器およびピークレベル検出器を有
する本発明回路に類似する回路が開示されてい
る。各積分器にはキーイングパススが供給され、
記憶素子が設けられている。これとは対照的に、
本発明により回路は２つのキーイングパルスが供
給される１つの記憶素子を有する１つのみの積分
器を有するものであり、作動の切換えが行なわれ
ない。

本発明による同期信号抽出回路においては、こ
の同期信号抽出回路が、前記のパルス発生器によ
り発生せしめられたパルスを遅延する遅延素子を
具え、ライン同期回路が非同期形態にある際に遅
延された前記のパルスから取出したキーイングパ
ルスを前記のしきい値検出器に供給するようにす
るのが好ましい。

ライン同期回路がその同期状態を確立する同期
検出器を有する同期信号抽出回路においては、こ
の同期検出器により制御される選択回路を設け、
しきい値検出器にキーイングパルスを供給しうる
ようにするのが好ましい。

図面につき本発明を説明する。

本発明の原理を第１ａ図につき説明する。

１はビデオ信号源を示し、この第１ａ図にビデ
オ信号を部分的に示してある。この信号は正に向
かうライン同期パルスＨを有し、その理想的な形
状は方形であり、その振幅は基準レベルとピーク
レベルとの間にある。大部分のテレビジヨン標準
方式によれば、基準レベルはビデオ情報の黒レベ
ルとほんのわずかしか相違していない。このビデ
オ情報は基準レベルに対して負である信号値を有
し、この基準レベルはパルスＨの前の短い期間お
よびパルスＨ後の長い期間に亘りビデオ信号源１
からの信号によつてとられる。これらの期間の部
分は一般にフロントポーチおよびバツクポーチと
して示されている部分である。ある所定のライン
のビデオ情報の終了時とこれに続くラインのビデ
オ情報の開始時との間の期間は帰線消去期間Ｂで
ある。

ビデオ信号源１の信号は、可制御スイツチ２、
例えばトランジスタを経て抵抗３とコンデンサ４
と直列回路に供給される。スイツチ２は双方向で
導入でき、キーイングパルスＰにより動作させら
れる。定常状態ではパルスＰはライン周波数を有
し、パルスＨの前縁と同時に開始する期間Ｔ中に
生じる。パルスＰの持続時間はパルスＨの持続時
間の２倍である。期間Ｔ中スイツチ２は導通して
いる。期間Ｔの第１半部中コンデンサ４は抵抗３
を経て充電され、期間Ｔの第２半部中コンデンサ
４は抵抗３を経て放電する。パルスＰの後縁は期
間Ｂの終了前に生じる。この後縁後で次のキーイ
ングパルスの前縁前にスイツチ２が非導通とな
る。従つてコンデンサ４の端子間電圧は殆んど変
化しない。抵抗３とコンデンサ４とより成るRC
回路網の時定数を適当に遅延することにより、コ
ンデンサ４の端子間電圧Ｖは定常状態で信号源１
から生じる信号の時間Ｔに亘る積分値に等しくな
る。第１ａ図は、この図に示す理想的な波形に対
し電圧Ｖはピークレベルと基準レベルとの間の半
分に位置するレベルに相当する値を有し、またパ
ルスＰの持続時間がパルスＨの持続時間の２倍よ
りも短いか或いは長い場合に到来信号の各振幅に
対し電圧Ｖは異なる値を有するということを表し
ている。この状態ではパルスＰの前縁をパルスＨ
の前縁と一致させる必要はない。ただ必要なこと
は、期間Ｔの少なくとも一部がパルスＨの持続時
間と一致し、パルスＰの異なる部分がパルスＨの
後に生じ、パルスＰの後縁が期間Ｂの終了後まで
生じないようにすることである。

スイツチ２および抵抗３は第１ｂ図に示すよう
に抵抗３^*と直列の可制御スイツチ２^*と、抵抗３
^＊＊と直列の可制御スイツチ２^**との並列回路と置
き変えることもできる。スイツチ２^*はパルスＨ
の発生中存在する第１キーイングパルスの発生中
導通し、スイツチ２^**はパルスＨ後で期間Ｂの終
了前に存在する第２キーイングパルスの発生中導
通する。これらの場合抵抗３^*はコンデンサ４に
対する充電抵抗であり、抵抗３^**は放電抵抗であ
る。充電期間や、放電期間や、抵抗３^*および３^*
＊の選択性の為に、電圧Ｖに対し所望値を選択し
うる。例えば、放電期間を充電期間の２倍とし、
抵抗３^**の値を抵抗３^*の値の２倍にする場合に
は、理想的な波形では電圧ＶのレベルがパルスＨ
のピークレベルと基準レベルとの間の半分に正確
に位置する。電圧Ｖの値は信号源１の全信号の振
幅に依存しないことに注意すべきである。時にこ
の振幅が極めて小さく多くの雑音が存在する場合
でも、電圧Ｖの値は依然としてピークレベルと基
準レベルとの間のほぼ半分にある。その理由は、
電圧Ｖは２つの期間の比によつて与えられ、これ
らの期間は雑音の影響を受ける振幅よりも正確に
決定される為である。

フイールド帰線消去期間中は、ライン同期パル
スよりも短い持続時間で電圧Ｖを低くする複数の
等化パルスが生じる。電圧Ｖはフイールド同期パ
ルスの発生中増大し、後置等化パルスの発生中再
び減少する。従つて妨害パルスが生じる。しか
し、後置等化パルスの後でビデオ情報の伝送前は
複数の常規のライン同期パルスが生じ、また回路
網３，４の時定数は電圧Ｖを適切に平滑化する為
の数ライン期間に等しい為、フイールド帰線消去
期間の終了時には妨害パルスは既に終了してい
る。この妨害パルスにはピーク値と基準値との合
計の半分を既知のようにして取出す場合に同様な
条件下で生じる妨害パルスよりも短じ持続時間を
有するということを確かめた。妨害パルスはキー
イングパルスの供給が瞬時的に中断される場合に
は全く生じない。

第１ａおよび１ｂ図のキード積分器を第２図に
５で示す。これによつて発生されるしきい値Ｖは
スライサ６に供給され、このスライサ６には信号
源１からビデオ信号も供給される。スライサ６は
既知の構造のものとして、レベル検出器と増幅器
とを有する。スライサ６は、パルスＨが値Ｖを越
える瞬時に前縁が生じその後パルスＨが再びＶよ
りも低く減少する瞬時で後縁が生じるパルスを発
生する。この場合、このパルスは第１ａ図に示す
理想的な形状を有さない、すなわちこのパルスの
縁部が無限に早く生じないものとする。このこと
は、ビデオ信号の帯域幅を制限する為の低減通過
フイルタ７が信号源１と積分器５とよびスライサ
６との間に設けられている為に確かなことであ
る。このことは、装置５および６に供給されるビ
デオ信号がクロミナンス情報をもはや殆んど有さ
ず、信号に重畳された雑音がある程度積分される
ということを意味する。より明確に言えば、色同
期信号がバツクポーチ上に存在しない。

定常状態では、一層急峻な縁部を有し、且つフ
イールド帰縁消去期間中前述したわずかな妨害パ
ルスを有するも、到来信号のライン同期パルスＨ
とある程度一致するパルスを有する再生同期信号
がスライサ６の出力端子に存在する。再生同期信
号は既知のように位相制御ループの形態としたラ
イン同期回路８に供給され、画像表示管（図示せ
ず）における水平偏向の為に更に処理されるライ
ン周波数の内部信号を生じる。スライサ６の出力
端子における信号は同期検出器９にも供給され、
この同期検出器により既知のようにして内部ライ
ン信号が再生ライン同期信号と同期しているかど
うかを決定する。この目的の為に、同期検出器９
にライン同期回路８により生ぜしめた信号をも供
給し、供給される２つのライン信号中に一致が１
回生じたか又は確実性を増す為に数回生じたかを
決定する。同期検出器９は回路８が同期状態にあ
る場合に信号例えば正電圧信号を発生し、逆の場
合にこの信号を発生しない。その結果、本例の同
期信号発生回路が一部を構成する画像表示装置で
は、２つの状態間で既知のようにして種々の回路
部分がスイツチングされる。同期状態が生じた後
のこのようなスイツチングは例えば、ライン同期
回路８内に存在するループフイルタの時定数を切
換えることであり、これにより位相制御ループの
同期状態で雑音に対する不感応性を増大させる。

同期検出器９の出力端子は選択スイツチ１１を
作動させる選択回路１０に接続されている。この
選択回路１０によりスイツチ１１の主接点１２を
選択接点１３或いは１４に接続する。キーイング
パルスを積分器５におけるスイツチ２或いは2^*，
２^**に供給し、このスイツチを導通状態にする固
定接続ラインが接点１２と積分器５との間に設け
られている。ライン同期回路８が同期状態にある
場合、選択回路１０は検出器９から信号を受け、
この信号に応答して接点１２および１３が相互接
続される。接点１３には、ライン同期回路８によ
り供給され、このライン同期回路８中のライン発
振器により発生される他の信号も有するようにラ
イン繰返し周波数を有し、パルスの列、例えば前
縁が常にパルスＨの後縁の前に生じ後縁が常に期
間Ｂの終了時の前に生じるパルスの列より成る信
号が存在する。この信号が第１ａ図に示す信号Ｐ
である。種々のパルスの縁部は無限に急峻とする
ことができない為、またライン位相制御ループは
無限に大きなループ利得を有さないという事実の
為に、キーイングパルスＰの前縁は常にパルスＨ
の前縁に比べて遅延する。ループの同期状態で
は、キーイングパルスの位相は到来するライン同
期パルスに対してほぼ固定している為、電圧Ｖは
ほぼ一定であり、従つてスライサ６によつて得ら
れるスライスレベルは常に同じ信号レベルに一致
する。従つてスライサ６は回路８に信頼性のある
同期信号を供給し、この回路８を同期させる。

ライン同期回路８が、例えば画像表示装置のス
イツチ・オン時に或いは到来ビデオ信号が瞬時的
に欠落していて非同期状態にある場合には、接点
１３におけるキーイング信号はもはや使用に適し
ていない。その理由は、到来信号が再び存在した
場合、キーイングパルスは一般に到来ライン同期
パルスに対して適正な位相を有さない為である。
この状態では、同期検出器９は電圧を発生せず、
従つて回路１０が接点１２および１４を相互接続
させるようにスイツチ１１を制御する。接点１４
は積分器１５の出力端子に接続されており、この
積分器１５の入力端子はスライサ６の出力端子に
接続されている。この積分器１５により短い時定
数の積分を行う。この時定数は、コンデンサ４お
よび回路８のループフイルタを除いた前述したす
べての素子が一部を構成する半導体本体中に関連
の積分回路のコンデンサを設けうる程度に短くす
る。この積分器１５は雑音を積分する。更に積分
器はスライサ６からの信号の前縁や後縁も遅延さ
せる。

画像表示装置のスイツチ・オン時或いは到来信
号が存在しない場合には電圧Ｖは零であるか或い
は極めて低い。到来ビデオ信号においては、この
レベルは高輝度を有する信号の部分に相当する。
これを第１ａ図の信号中に示してある。ライン帰
線消去期間の間のライン期間中のいかなる瞬時に
も生じうるこれらの部分からスライサ６が信号を
取出す。従つて、キーイング信号、例えば第１ａ
図或いは第１ｂ図に示すキーイング信号が積分器
１５およびスイツチ１１を経て積分器５に供給さ
れ、スイツチ２或いは２^*，２^**を導通させ、こ
の導通中コンデンサ４が充電および放電される。
充電はライン帰線消去期間中に行われ、放電はラ
イン帰線消去期間後に行われる。これにより電圧
Ｖを増大させる。電圧Ｖの値は同時パルスのレベ
ルに達するまで増大し続ける。積分器１５により
生じる遅延の為に、キーイングパルスの縁部は到
来するライン同期パルスの対応する縁部よりも遅
れて生じ、従つて放電処理は充電処理よりも短い
持続時間となる。電圧Ｖはピークレベルと基準レ
ベルとの間の中間点よりも高いレベルに達する。
このようにしてスライサ６の出力端子に得られる
信号はライン周波数を有し、同期を行うのに、よ
り詳細には検出器９がスイツチ１１を切換え、そ
の後キーイングパルスＰが積分器５に供給される
まで同期を行うのに適している。

フイルタ７の出力信号はバツフア段１６を経て
積分器１７にも供給される。この積分器１７の時
定数は、信号の高周波成分が抑圧されるも、フイ
ールド周波数およびそのいくつかの高周波数が殆
んど影響を受けないように選択する。このように
すると、積分された信号によりフイールド帰線消
去期間の開始時における短い時間中にピークを生
じる。このピークはピークレベル検出器１８によ
り測定される。バツフア段１６の出力端子におけ
る信号は基準レベル検出器１９にも供給される。
この検出器１９はライン同期回路８から到来する
ライン周波数のキーイング信号によつて作動させ
られるスイツチを有し、このスイツチはフイール
ド同期信号後多数の、例えば２０のライン期間中
導通し、ライン同期パルスの発生後の短い時間中
は常に導通するようになる。この状態は迅速に生
じるライン位相制御ループの同期引込み後で、フ
イールド同期回路が到来フイールド同期信号と同
期した後にのみ生じること勿論である。フイール
ド同期回路が非同期状態にある場合前記の手段は
多数のランダムなラインに関するものである。得
られたピークレベルおよび標準レベルは合成段２
０で合成され、この合成段から中間レベルが取出
され、この中間レベルが別個のフイールド同期パ
ルスとしてフイールド同期回路２１に供給され
る。合成段２０はピークレベル検出器１８によつ
て充電され、その後基準レベル検出器１９によつ
て放電されるコンデンサを以つて簡単に構成しう
る。フイールド同期回路２１はフイールド周波数
の内部信号を発生するように構成され、このフイ
ールド周波数の内部信号が画像表示管において垂
直偏向を行う為に更に処理される。上述したフイ
ールド同期信号分離器には、得られるフイールド
同期信号が信頼性のある位相関係を有するという
利点がある。しかし、上述したフイールド同期信
号分離器は他の既知の構造とすることもできる。

第２図の回路のその他の部分は既知の構造とす
ることができ、従つてその詳細な説明は省略す
る。例えば、電圧Ｖのレベルでの幅狭な振幅スラ
イスを増幅器に供給する比較段をスライサ６に設
けることができる。このようにすれば、素子６を
双方向性リミツタとする必要がなく、比較段をビ
デオ信号のピークレベルとしきい値レベルとの間
の部分のみを通過させ増幅せしめるように構成と
することができる。従つて、このようにして得ら
れたクリツパは、到来信号が所定のしきい値レベ
ルに達した際に所定の持続時間（パルス幅）のパ
ルスを発生するパルス発生器とみなすことができ
る。選択回路１０および選択スイツチ１１は
AND機能を達成する第１ゲートを有するように
でき、この第１ゲートには同期検出器９の出力信
号とキーイングパルスＰとが供給され、この第１
ゲートの出力端子はOR機能を達成する第２ゲー
トの一方の入力端子に接続される。この第２ゲー
トの他方の入力端子は積分器１５の出力端子に接
続され、キーイング信号はこの第２ゲートの出力
端子からスイツチ２に供給される。このことから
明らかなように、同期状態が検出されると、パル
スＰが供給され、逆の場合には同期信号分離器の
出力信号は遅延された後に供給される。

また、上述した同期信号分離器は信頼性のある
同期信号がライン同期回路に供給される前に所定
の同期引込み期間を必要とするということに注意
すべきである。しかし到来ビデオ信号が撮像兼表
示装置から生じる場合にはこの期間はあまりにも
短かすぎる。従つて、第１ａおよび１ｂ図におい
て、スイツチと抵抗との直列回路を回路２，３お
よび回路２^*，３^*；２^**，３^**とそれぞれ並列に
配置し、前記のスイツチが撮像兼表示装置によつ
て発生される信号の受信を表わす信号とキーイン
グパルスとの双方によつて作動させられ、スイツ
チ２およびスイツチ２^*，２^**がそれぞれ遮断さ
せられるようにすることができる。この場合、積
分器５の時定数が４〜５倍となる。

更に、副回路にいくつかを対応する論理回路と
置き換えることができる。例えば、積分器５を、
クロツクパルスが所定の期間中カウント・アツプ
或いはカウント・ダウンされ、得られた値を記憶
素子に記憶するようにする論理積分器として構成
することができる。また積分器１５を所要の遅延
が得られる論理素子と置き換えることができる。

【図面の簡単な説明】

第１ａおよび１ｂ図は、本発明の原理を説明す
る為に簡単化した回路を示す説明図、第２図は、
本発明による回路を有する画像表示装置、例えば
テレビジヨン受像機の一部分を示すブロツク線図
である。 １……ビデオ信号源、２……可制御スイツチ、
３……抵抗、４……コンデンサ、５……キード積
分器、６……スライサ、７……低域通過フイル
タ、８……ライン同期回路、９……同期検出器、
１０……選択回路、１１……選択スイツチ、１
５，１７……積分器、１６……バツフア段、１８
……ピークレベル検出器、１９……基準レベル検
出器、２０……合成段、２１……フイールド同期
回路。

Claims (1)

1. 【特許請求の範囲】 １ 到来ビデオ信号に含まれる同期信号を再生
   し、この再生した同期信号をライン同期回路に供
   給する同期信号抽出回路であつて、この同期信号
   抽出回路が、前記の到来ビデオ信号を生じるビデ
   オ信号源に接続され同期信号を発生するパルス発
   生器と、到来ライン同期パルスの発生時を含みこ
   の到来ライン同期パルスの発生後でライン帰線消
   去期間の終了時前に終了する積分期間中到来ビデ
   オ信号を積分し、この積分によつて得られ前記の
   パルス発生器に供給すべき値を記憶素子に記憶す
   る積分器と、この積分器にキーイングパルスを供
   給してこの積分器を前記の積分期間中動作させる
   ようにする手段とを具える当該同期信号抽出回路
   において、この同期信号抽出回路が更に前記のラ
   イン同期回路の同期状態を検出する同期検出器を
   も有しており、到来ビデオ信号を積分する期間を
   決定する前記のキーイングパルスをライン同期回
   路が同期状態にある際にこのライン同期回路によ
   り発生させ且つライン同期回路が非同期状態にあ
   る際に前記のパルス発生器により発生させるよう
   になつていることを特徴とする同期信号抽出回
   路。 ２ 同期信号が、基準レベルとピークレベルとの
   間にある振幅を有するライン同期パルスを少なく
   とも含んでいる特許請求の範囲第１項に記載の同
   期信号抽出回路において、前記の積分器により得
   られた値をピークレベルと基準レベルとの間にあ
   るレベルに相当するしきい値とすることを特徴と
   する同期信号抽出回路。 ３ 特許請求の範囲第１項に記載の同期信号抽出
   回路において、キーイングパスルを積分器に供給
   する同期検出器により制御される選択回路が設け
   られていることを特徴とする同期信号抽出回路。 ４ 特許請求の範囲第３項に記載の同期信号抽出
   回路において、この同期信号抽出回路が前記のパ
   ルス発生器により発生せしめられたパルスを遅延
   する遅延素子を具え、これにより得られたキーイ
   ングパルスをライン同期回路が非同期状態にある
   際に前記の選択回路を経て前記の積分器に供給す
   るようになつていることを特徴とする同期信号抽
   出回路。 ５ 特許請求の範囲第１項に記載の同期信号抽出
   回路において、前記の積分器は、キーイングパル
   スにより動作せしめられ積分期間の第１部分中一
   方向に導通し積分期間の第２部分中反対方向に導
   通する第１可制御スイツチと、第１抵抗と、コン
   デンサとの直列回路を具えていることを特徴とす
   る同期信号抽出回路。 ６ 特許請求の範囲第１項に記載の同期信号抽出
   回路において、前記の積分器は、第１可制御スイ
   ツチおよび第１抵抗の直列回路と、第２可制御ス
   イツチおよび第２抵抗の直列回路とを具えてお
   り、これら直列回路は互いに並列であり、これに
   より形成された並列回路をコンデンサと直列に
   し、前記の第１可制御スイツチを積分期間の第１
   部分中第１キーイングパルスにより動作させてこ
   の第１可制御スイツチを到来するライン同期パル
   スの後縁の発生前に導通させ、前記の第２可制御
   スイツチを同じ積分期間の第２部分中第２キーイ
   ングパルスにより動作させてこの第２可制御スイ
   ツチを前記の後縁の発生後に導通させるようにな
   つていることを特徴とする同期信号抽出回路。 ７ 特許請求の範囲第６項に記載の同期信号抽出
   回路において、前記の第１可制御スイツチと前記
   の第１抵抗との直列回路と並列に第３可制御スイ
   ツチと第３抵抗との直列回路が配置されており、
   この第３可制御スイツチがキーイングパルスによ
   り、また撮像兼表示装置によつて発生させられる
   信号の受信を表わす信号によつても動作させら
   れ、一方第１或いは第２可制御スイツチが遮断さ
   せられるようになつており、第３抵抗と前記のコ
   ンデンサとより成る回路網の積分時定数が第１或
   いは第２抵抗と前記のコンデンサとより成る時定
   数よりも可成り大きくなつていることを特徴とす
   る同期信号抽出回路。 ８ 特許請求の範囲第１〜７項のいずれか一項に
   記載の同期信号抽出回路において、積分期間がキ
   ーイングパルスにより互いに長さの等しい２期間
   に分割されるようになつていることを特徴とする
   同期信号抽出回路。