JPH04177529A - 除算および乗算回路 - Google Patents
除算および乗算回路Info
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- JPH04177529A JPH04177529A JP2305259A JP30525990A JPH04177529A JP H04177529 A JPH04177529 A JP H04177529A JP 2305259 A JP2305259 A JP 2305259A JP 30525990 A JP30525990 A JP 30525990A JP H04177529 A JPH04177529 A JP H04177529A
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- JP
- Japan
- Prior art keywords
- digit
- data
- circuit
- division
- multiplication
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 31
- 238000000354 decomposition reaction Methods 0.000 claims description 16
- 238000010586 diagram Methods 0.000 description 4
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は除算および乗算回路、特に、データ変換メモリ
回路を用いた除算および乗算回路に関する。
回路を用いた除算および乗算回路に関する。
従来の技術としては、除算（または乗算）を行う２つの
データから作られるアドレス位置に除算式（または乗算
式）に応じた商（または積）をあらかじめ記憶させたデ
ータ変換用メモリ回路を用いて記憶させた商（または積
）を読み出して除算（または乗算）を行っていた。
データから作られるアドレス位置に除算式（または乗算
式）に応じた商（または積）をあらかじめ記憶させたデ
ータ変換用メモリ回路を用いて記憶させた商（または積
）を読み出して除算（または乗算）を行っていた。
第２図は従来の一例を示すブロック図である。
除算の場合は、除算の分子に当たるデジタルデータａと
除算の分母に当たるデジタルデータｂをアドレスとする
データ変換メモリ回路１を用いて、あらかじめ必要な除
算の商をデータ変換メモリ回路ｌの各アドレスに記憶し
ておき、入力されたデジタルデータａとデジタルデータ
ｂから作られるアドレスに従い、記憶させている除算の
商を結果データｆとして出力する。
除算の分母に当たるデジタルデータｂをアドレスとする
データ変換メモリ回路１を用いて、あらかじめ必要な除
算の商をデータ変換メモリ回路ｌの各アドレスに記憶し
ておき、入力されたデジタルデータａとデジタルデータ
ｂから作られるアドレスに従い、記憶させている除算の
商を結果データｆとして出力する。
乗算の場合は、乗算の被乗数に当たるデジタルデータａ
と乗算の乗数に当たるデジタルデータｂをアドレスとす
るデータ変換メモリ回路１を用いてあらかじめ必要な乗
算の積をデータ変換メモリ回路１の各アドレスに記憶し
ておき、入力されたデジタルデータａとデジタルデータ
ｂから作られるアドレスに従い、記憶されている乗算の
積を結果データｆとして出力する。
と乗算の乗数に当たるデジタルデータｂをアドレスとす
るデータ変換メモリ回路１を用いてあらかじめ必要な乗
算の積をデータ変換メモリ回路１の各アドレスに記憶し
ておき、入力されたデジタルデータａとデジタルデータ
ｂから作られるアドレスに従い、記憶されている乗算の
積を結果データｆとして出力する。
従来の除算および乗算回路は、分子と分母の２つのデジ
タルデータの組み合わせにより作られるアドレスデータ
と結果データが、１対１のため２つのデジタルデータの
ビット数が多くなるほど結果データを記憶させておくメ
モリ回路の容量も多くなるという欠点があった。
タルデータの組み合わせにより作られるアドレスデータ
と結果データが、１対１のため２つのデジタルデータの
ビット数が多くなるほど結果データを記憶させておくメ
モリ回路の容量も多くなるという欠点があった。
すなわち、除算の分子（または乗算の被乗数）に当たる
デジタルデータａ（１６進ｎ桁）と除算の分母（または
乗算の乗数）に当たるデジタルデータｂ（１６進ｉ桁５
間の除算（または乗算）を行う場合、デジタルデータａ
（（４Ｘｎ）ビット）とデジタルデータｂ（（４Ｘｉ）
ビット）の組み合わせなので、２（４″＋４゛）のメモ
リ容量が必要になり回路全体が大きくなるという欠点が
ある。
デジタルデータａ（１６進ｎ桁）と除算の分母（または
乗算の乗数）に当たるデジタルデータｂ（１６進ｉ桁５
間の除算（または乗算）を行う場合、デジタルデータａ
（（４Ｘｎ）ビット）とデジタルデータｂ（（４Ｘｉ）
ビット）の組み合わせなので、２（４″＋４゛）のメモ
リ容量が必要になり回路全体が大きくなるという欠点が
ある。
第１の発明の除算回路は、除算の分子に当たるデジタル
データを１６進の各桁に分解する桁分解回路と、前記桁
分解回路からの各桁毎の分解データと除算の分母に当た
るデジタルデータをアドレスとする各桁毎のデータ変換
メモリ回路と、前記各桁データ変換メモリ回路からの変
換データに各桁毎に重み付けをする重み付け回路と、前
記各桁毎の重み付け回路からの重み付けしたデータを加
算する加算回路とを含んで構成される。
データを１６進の各桁に分解する桁分解回路と、前記桁
分解回路からの各桁毎の分解データと除算の分母に当た
るデジタルデータをアドレスとする各桁毎のデータ変換
メモリ回路と、前記各桁データ変換メモリ回路からの変
換データに各桁毎に重み付けをする重み付け回路と、前
記各桁毎の重み付け回路からの重み付けしたデータを加
算する加算回路とを含んで構成される。
第２の発明の乗算回路は、乗算の被乗数に当たるデジタ
ルデータを１６進の各桁に分解する桁分解回路と、前記
桁分解回路からの各桁毎の分解データと乗算の乗数に当
たるデジタルデータをアドレスとする各桁毎のデータ変
換メモリ回路と、前記各桁データ変換メモリ回路からの
変換データに各桁毎に重み付けをする重み付け回路と、
前記各桁毎の重み付け回路からの重み付けしたデータを
加算する加算回路とを含んで構成される。
ルデータを１６進の各桁に分解する桁分解回路と、前記
桁分解回路からの各桁毎の分解データと乗算の乗数に当
たるデジタルデータをアドレスとする各桁毎のデータ変
換メモリ回路と、前記各桁データ変換メモリ回路からの
変換データに各桁毎に重み付けをする重み付け回路と、
前記各桁毎の重み付け回路からの重み付けしたデータを
加算する加算回路とを含んで構成される。
次に、本発明の一実施例について、図面を参照して詳細
に説明する。
に説明する。
第１図は本発明の一実施例を示すブロック図である。
第１図に示す除算および乗算回路は、除算の分子（また
は乗算の被乗数）に当たるデジタルデータａ（１６進ｎ
桁）を１６進各桁分解する桁分解回路２と、桁分解回路
２からの各桁毎の分解データＣ８〜ｃ９と、除算の分母
（または乗算の乗数）に当たるデジタルデータｂ（１６
進ｉ桁）をアドレスとする各桁毎のデータ変換メモリ回
路１゜〜１゜と、各桁毎のデータ変換メモリ回路１゜〜
１．。
は乗算の被乗数）に当たるデジタルデータａ（１６進ｎ
桁）を１６進各桁分解する桁分解回路２と、桁分解回路
２からの各桁毎の分解データＣ８〜ｃ９と、除算の分母
（または乗算の乗数）に当たるデジタルデータｂ（１６
進ｉ桁）をアドレスとする各桁毎のデータ変換メモリ回
路１゜〜１゜と、各桁毎のデータ変換メモリ回路１゜〜
１．。
からの各桁毎の変換データｄ。−ｄ、に各桁毎に重み付
けをする重み付け回路３Ｄ〜３ｎと、各桁毎の重み付け
回路３゜〜３．．からの各桁毎の重み付けデータｅ０〜
ｅゎを加算する加算回路４とを含んで構成される。
けをする重み付け回路３Ｄ〜３ｎと、各桁毎の重み付け
回路３゜〜３．．からの各桁毎の重み付けデータｅ０〜
ｅゎを加算する加算回路４とを含んで構成される。
デジタルデータａ（１６進ｎ桁）は、桁分解回路２によ
って分解され１６進の各桁毎の分解データｃ０〜Ｃゎと
して出力される。
って分解され１６進の各桁毎の分解データｃ０〜Ｃゎと
して出力される。
各桁毎の分解データＣ３−Ｃ，が各桁毎のデータ変換メ
モリ回路の上位アドレスデータ（４ビツト）、除算の分
母（または乗算の乗数）に当たるデジタルデータｂ（１
６進ｉ桁）が下位アドレスデータ（（４Ｘｉ）ビット）
としてそれぞれデータ変換メモリ回路１０〜ｌゎのアド
レスバスに入力される。データ変換メモリ回路では、あ
らかじめ必要な除算の商（または乗算の積）を記憶して
おき、入力された上位アドレス、下位アドレスに従い、
記憶させている除算の商（または乗算の積）を変換デー
タｄ。−ｄゎとして出力する。変換データｄｏ”−ｄ、
は各桁毎の重み付け回路３゜〜３ｏにより重み付けされ
、加算回路４によって加算され結果データｆとして出力
される。
モリ回路の上位アドレスデータ（４ビツト）、除算の分
母（または乗算の乗数）に当たるデジタルデータｂ（１
６進ｉ桁）が下位アドレスデータ（（４Ｘｉ）ビット）
としてそれぞれデータ変換メモリ回路１０〜ｌゎのアド
レスバスに入力される。データ変換メモリ回路では、あ
らかじめ必要な除算の商（または乗算の積）を記憶して
おき、入力された上位アドレス、下位アドレスに従い、
記憶させている除算の商（または乗算の積）を変換デー
タｄ。−ｄゎとして出力する。変換データｄｏ”−ｄ、
は各桁毎の重み付け回路３゜〜３ｏにより重み付けされ
、加算回路４によって加算され結果データｆとして出力
される。
次に、計算式を用いて詳細に説明する。
除算の分子に当たるデジタルデータａ（１６進ｎ桁）と
除算の分母に当たるデジタルデータｂ（１６進ｊ桁）の
除算式は、 ａ／ｂ＝ （ｃｏ／ｂ）Ｘｌ ６°＋（ｃ＋／ｂ）ＸＩ
６’＋・・・＋（ｃ、／ｂ）ｘｌｅ。
除算の分母に当たるデジタルデータｂ（１６進ｊ桁）の
除算式は、 ａ／ｂ＝ （ｃｏ／ｂ）Ｘｌ ６°＋（ｃ＋／ｂ）ＸＩ
６’＋・・・＋（ｃ、／ｂ）ｘｌｅ。
に分解され、各桁毎のｃ ｏ／ ｂ 、 ｃ ＋／
ｂ 、 ・−、ｃ ｈ／ｂの計算をデータ変換メモリ回
路１０〜１．で行い、ｄｏ−ｄ、（（ｃｏ／ｂ）＝ｄ、
、（ｃ＋／ｂ）＝（］ｌ＋・・・、（ｃ、、／ｂ）＝ｄ
、）が出力され、重み付け回路で各桁毎の重み付けを行
い、ｅ０〜ｅ、 （ｄ０×１６°＝ｅｏ、 ｄ、ｘ １
５’＝＝６．、 ・、 ｄ、、ｘ １６°＝ｅ９）を加
算回路４で加算（ｆ ＝ ｅ ｏ十ｅ ＋＋・・十ｅ、
）することにより結果データｆが出力される。
ｂ 、 ・−、ｃ ｈ／ｂの計算をデータ変換メモリ回
路１０〜１．で行い、ｄｏ−ｄ、（（ｃｏ／ｂ）＝ｄ、
、（ｃ＋／ｂ）＝（］ｌ＋・・・、（ｃ、、／ｂ）＝ｄ
、）が出力され、重み付け回路で各桁毎の重み付けを行
い、ｅ０〜ｅ、 （ｄ０×１６°＝ｅｏ、 ｄ、ｘ １
５’＝＝６．、 ・、 ｄ、、ｘ １６°＝ｅ９）を加
算回路４で加算（ｆ ＝ ｅ ｏ十ｅ ＋＋・・十ｅ、
）することにより結果データｆが出力される。
すなわち、
ａ／ ｂ＝ （ｃ ｏ／ ｂ） ｘ １６°＋ （ｃ＋
／ｂ） ｘ １６１＋・・・＋（ｃｎ／ｂ） ｘ １６
゜ ＝ｄｏＸ１６°＋ｄ 、ｘ １６ ’＋・＋ｄ、Ｘ １
６″＝ ｅ ｏ＋ ｅ 、＋・・−＋ ｅ ｒｌ＝ｆ を行う。
／ｂ） ｘ １６１＋・・・＋（ｃｎ／ｂ） ｘ １６
゜ ＝ｄｏＸ１６°＋ｄ 、ｘ １６ ’＋・＋ｄ、Ｘ １
６″＝ ｅ ｏ＋ ｅ 、＋・・−＋ ｅ ｒｌ＝ｆ を行う。
乗算の被乗数に当たるデジタルデータａ（１６進ｎ桁）
と乗算の乗数に当たるデジタルデータｂ（１６進工桁）
の乗算式は、 ａＸｂ＝ （ｃｏＸｂ） ｘｌ ６°＋ （ｃ ＋×ｂ
） Ｘ １６ ’＋＝−＋ （ｃｎＸｂ） Ｘ １６″ に分解され、各桁毎のＣ３Ｘｂ、 ｃｌＸｂ、・・・
、ＣｎＸｂの計算をデータ変換メモリ回路１゜〜１ｏで
行い、ｄｏ−ｄｎ （（ｃｏＸｂ）＝ｄ０．（ｃ＋ｘｂ
）＝ｄｉ、−，（ｃ、、Ｘｂ）＝＝ｄｎｌ）が出力され
、重み付け回路で各桁毎の重み付けを行い、ｅｏ””’
ｅｎ （ｄ、ｘ１６°＝ｅｏ、ｄ＋Ｘ １５’＝６．、
・＋＋、ｄ、、ｘ １６”＝ ｅ 、）を加算回路４
で加算（ｆ ＝ ｅ ｏ＋ ｅ １＋−十ｅ 、）する
ことにより結果デ゛−タｆが出力される。
と乗算の乗数に当たるデジタルデータｂ（１６進工桁）
の乗算式は、 ａＸｂ＝ （ｃｏＸｂ） ｘｌ ６°＋ （ｃ ＋×ｂ
） Ｘ １６ ’＋＝−＋ （ｃｎＸｂ） Ｘ １６″ に分解され、各桁毎のＣ３Ｘｂ、 ｃｌＸｂ、・・・
、ＣｎＸｂの計算をデータ変換メモリ回路１゜〜１ｏで
行い、ｄｏ−ｄｎ （（ｃｏＸｂ）＝ｄ０．（ｃ＋ｘｂ
）＝ｄｉ、−，（ｃ、、Ｘｂ）＝＝ｄｎｌ）が出力され
、重み付け回路で各桁毎の重み付けを行い、ｅｏ””’
ｅｎ （ｄ、ｘ１６°＝ｅｏ、ｄ＋Ｘ １５’＝６．、
・＋＋、ｄ、、ｘ １６”＝ ｅ 、）を加算回路４
で加算（ｆ ＝ ｅ ｏ＋ ｅ １＋−十ｅ 、）する
ことにより結果デ゛−タｆが出力される。
すなわち、
ａ Ｘ ｂ＝ （ｃ ｏＸ ｂ） Ｘ １６°＋ （ｃ
ｌＸｂ） ｘｌ ６１＋・・・＋（Ｃゎｘｂ）ｘｌ６゜ ＝ｄ０×１６°十ｄｉＸ１６’＋・・・＋ｄ、、Ｘ１６
゜＝６ｏ−１−６．＋・・・＋ｅゎ ＝ｆ を行う。
ｌＸｂ） ｘｌ ６１＋・・・＋（Ｃゎｘｂ）ｘｌ６゜ ＝ｄ０×１６°十ｄｉＸ１６’＋・・・＋ｄ、、Ｘ１６
゜＝６ｏ−１−６．＋・・・＋ｅゎ ＝ｆ を行う。
本発明の除算および乗算回路は、各桁毎に分散してデー
タを変換し最後に重み付け加算することにより、除算の
分子（または乗算の被乗数）に当たるデジタルデータ（
１６進ｎ桁）と除算の分母（または乗算の乗数）に当た
るデジタルデータ（１６進１桁）の除算（または乗算）
でデータ変換メモリ回路で必要となるメモリの容量は、
ｎ×２３４°゛３のメモリ容量になる。従って、従来の
回路に比べると、ｎ Ｘ ２ （４＋ ） ／ ２ （
４ｎ ” Ｉ Ｘ＋ ）と少なくなる効果がある。
タを変換し最後に重み付け加算することにより、除算の
分子（または乗算の被乗数）に当たるデジタルデータ（
１６進ｎ桁）と除算の分母（または乗算の乗数）に当た
るデジタルデータ（１６進１桁）の除算（または乗算）
でデータ変換メモリ回路で必要となるメモリの容量は、
ｎ×２３４°゛３のメモリ容量になる。従って、従来の
回路に比べると、ｎ Ｘ ２ （４＋ ） ／ ２ （
４ｎ ” Ｉ Ｘ＋ ）と少なくなる効果がある。
すなわち、除算の分子（または乗算の被乗数）に当たる
デジタルデータ（１６進３桁）と除算の分母（または乗
算の乗数）に当たるデジタルデータ（１６進３桁）の除
算（または乗算）でデータ変換メモリ回路で必要となる
メモリ容量は、従来の回路に比べると ３ Ｘ ２ ［４・３：／２ ［４Ｘ３＋１・３〕＝１
２２８８／１６７７７２１６＝１／１３６５少なくなる
。
デジタルデータ（１６進３桁）と除算の分母（または乗
算の乗数）に当たるデジタルデータ（１６進３桁）の除
算（または乗算）でデータ変換メモリ回路で必要となる
メモリ容量は、従来の回路に比べると ３ Ｘ ２ ［４・３：／２ ［４Ｘ３＋１・３〕＝１
２２８８／１６７７７２１６＝１／１３６５少なくなる
。
第１図は本発明の一実施例を示すブロック図、第２図は
従来の一例を示すブロック図である。 １ｏ〜１ゎ・・・・・・データ変換メモリ回路、２・・
・・・・桁分解回路、３ｏ〜３．、・・・・・・重み付
け回路、４・・・・・・加算回路。 代理人 弁理士 内 原 晋 第 １ 図 第 ７図Ｆ：Ｗｔ？−’５７ 第 Ｚ 図 ！ １ ； １−フ爽福更〆ｔり同辺６ 久： ９手１゛シ゛′フル〒−７ ｂ ： 昇ａ〒゛〉゛フル〒°“−７ ＋ ： ｖＵ来〒−７
従来の一例を示すブロック図である。 １ｏ〜１ゎ・・・・・・データ変換メモリ回路、２・・
・・・・桁分解回路、３ｏ〜３．、・・・・・・重み付
け回路、４・・・・・・加算回路。 代理人 弁理士 内 原 晋 第 １ 図 第 ７図Ｆ：Ｗｔ？−’５７ 第 Ｚ 図 ！ １ ； １−フ爽福更〆ｔり同辺６ 久： ９手１゛シ゛′フル〒−７ ｂ ： 昇ａ〒゛〉゛フル〒°“−７ ＋ ： ｖＵ来〒−７
Claims (1)
- 【特許請求の範囲】 １、（Ａ）除算の分子に当たるデジタルデータを１６進
の各桁に分解する桁分解回路、 （Ｂ）前記桁分解回路からの各桁毎の分解データと除算
の分母に当るデジタルデータをアドレスとする各桁毎の
データ変換メモリ回路、 （Ｃ）前記各桁毎のデータ変換メモリ回路からの変換デ
ータに各桁毎に重み付けをする重み付け回路、 （Ｄ）前記各桁毎の重み付け回路からの重み付けしたデ
ータを加算する加算回路、とを含むことを特徴とする除
算回路。 ２、（Ａ）乗算の被乗数に当たるデジタルデータを１６
進の各桁に分解する桁分解回路、（Ｂ）前記桁分解回路
からの各桁毎の分解データと乗算の乗数に当たるデジタ
ルデータをアドレスとする各桁毎のデータ変換メモリ回
路、 （Ｃ）前記各桁毎のデータ変換メモリ回路からの変換デ
ータに各桁毎に重み付けをする重み付け回路、 （Ｄ）前記各桁毎の重み付け回路からの重み付けしたデ
ータを加算する加算回路、とを含むことを特徴とする乗
算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2305259A JPH04177529A (ja) | 1990-11-09 | 1990-11-09 | 除算および乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2305259A JPH04177529A (ja) | 1990-11-09 | 1990-11-09 | 除算および乗算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04177529A true JPH04177529A (ja) | 1992-06-24 |
Family
ID=17942948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2305259A Pending JPH04177529A (ja) | 1990-11-09 | 1990-11-09 | 除算および乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04177529A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5945657A (en) * | 1996-07-31 | 1999-08-31 | Nec Corporation | Constant divider |
| KR20210151265A (ko) * | 2019-05-09 | 2021-12-13 | 어플라이드 머티어리얼스, 인코포레이티드 | 비트-오더링된 이진-가중 곱셈기-누산기 |
-
1990
- 1990-11-09 JP JP2305259A patent/JPH04177529A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5945657A (en) * | 1996-07-31 | 1999-08-31 | Nec Corporation | Constant divider |
| KR20210151265A (ko) * | 2019-05-09 | 2021-12-13 | 어플라이드 머티어리얼스, 인코포레이티드 | 비트-오더링된 이진-가중 곱셈기-누산기 |
| JP2022533539A (ja) * | 2019-05-09 | 2022-07-25 | アプライド マテリアルズ インコーポレイテッド | ビットオーダバイナリ加重乗算器／積算器 |
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