JPH076024A - 十進数乗算器 - Google Patents
十進数乗算器Info
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- JPH076024A JPH076024A JP4003444A JP344492A JPH076024A JP H076024 A JPH076024 A JP H076024A JP 4003444 A JP4003444 A JP 4003444A JP 344492 A JP344492 A JP 344492A JP H076024 A JPH076024 A JP H076024A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G06F7/4915—Multiplying; Dividing
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- Computing Systems (AREA)
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- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【目的】演算時間を演算結果に無関係に一定化し、した
がって高速の演算素子を用いた場合には演算時間を短縮
化するとともに、装置設計の容易化を図った十進数乗算
器を得る。 【構成】ＢＣＤ符号化された１桁の被乗数Ａn と、乗数
Ｂm とをアドレス入力とし、その積をＢＣＤ符号化され
た上位桁上げ出力Ｃn,m および下位桁出力Ｍn,mの２桁
のデータ出力とするメモリを有する十進１桁乗算器（Ｍ
ＰＬ１）１を備える。
がって高速の演算素子を用いた場合には演算時間を短縮
化するとともに、装置設計の容易化を図った十進数乗算
器を得る。 【構成】ＢＣＤ符号化された１桁の被乗数Ａn と、乗数
Ｂm とをアドレス入力とし、その積をＢＣＤ符号化され
た上位桁上げ出力Ｃn,m および下位桁出力Ｍn,mの２桁
のデータ出力とするメモリを有する十進１桁乗算器（Ｍ
ＰＬ１）１を備える。
Description
【０００１】
【産業上の利用分野】本発明は十進数乗算器に関し、特
に計算機における十進データ計算用の十進数乗算器に関
する。
に計算機における十進データ計算用の十進数乗算器に関
する。
【０００２】
【従来の技術】従来の十進数乗算器は、、図７に示すよ
うに、十進数を二進数に変換し、二進数乗算を行なっ
て、その結果の積を再度十進数に変換するというもので
あった。また、他の方法としては、予め限定された桁数
の十進乗算テーブルをメモリ上に作成しておき、この十
進乗算テーブルを必要桁数回検索し、検索結果を合成し
て所要の十進数乗算を実現していた。
うに、十進数を二進数に変換し、二進数乗算を行なっ
て、その結果の積を再度十進数に変換するというもので
あった。また、他の方法としては、予め限定された桁数
の十進乗算テーブルをメモリ上に作成しておき、この十
進乗算テーブルを必要桁数回検索し、検索結果を合成し
て所要の十進数乗算を実現していた。
【０００３】
【発明が解決しようとする課題】上述した従来の十進数
乗算器は、乗数および被乗数の桁数の増大にともなって
処理が煩雑となり、また、演算所要時間も増大するとい
う欠点があった。
乗算器は、乗数および被乗数の桁数の増大にともなって
処理が煩雑となり、また、演算所要時間も増大するとい
う欠点があった。
【０００４】本発明の目的は、上述の欠点を解消し、桁
数に無関係に演算時間を一定になるよう短縮し、また、
ハードウェア化により煩雑な処理を不要とする十進数乗
算器を提供することにある。
数に無関係に演算時間を一定になるよう短縮し、また、
ハードウェア化により煩雑な処理を不要とする十進数乗
算器を提供することにある。
【０００５】
【課題を解決するための手段】本発明の十進数乗算器
は、二進化十進符号化されたそれぞれ１桁の乗数と被乗
数とをアドレス入力とし、前記乗数および被乗数により
アドレス指定されるデータ内容を前記乗数および被乗数
の二進化十進符号化された上位の第一および下位の第二
の桁からなる第一の積とし、前記第一の積を前記第一の
桁による桁上げ数と前記第二の桁による積数として出力
する第一のメモリを備える第一の十進１桁乗算器である
ことを特徴とするものである。
は、二進化十進符号化されたそれぞれ１桁の乗数と被乗
数とをアドレス入力とし、前記乗数および被乗数により
アドレス指定されるデータ内容を前記乗数および被乗数
の二進化十進符号化された上位の第一および下位の第二
の桁からなる第一の積とし、前記第一の積を前記第一の
桁による桁上げ数と前記第二の桁による積数として出力
する第一のメモリを備える第一の十進１桁乗算器である
ことを特徴とするものである。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００７】図１は本発明の十進数乗算器の第一の実施
例を示すブロック図である。
例を示すブロック図である。
【０００８】本実施例の十進数乗算器は、図１に示すよ
うに、メモリにより構成され、二進化十進（ＢＣＤ）符
号化された１桁の被乗数Ａn と、乗数Ｂm とを入力と
し、その積をＢＣＤ符号化された上位桁上げ出力Ｃn,m
および下位桁出力Ｍn,m の２桁により出力するようにし
た十進１桁乗算器（ＭＰＬ１）１である。
うに、メモリにより構成され、二進化十進（ＢＣＤ）符
号化された１桁の被乗数Ａn と、乗数Ｂm とを入力と
し、その積をＢＣＤ符号化された上位桁上げ出力Ｃn,m
および下位桁出力Ｍn,m の２桁により出力するようにし
た十進１桁乗算器（ＭＰＬ１）１である。
【０００９】本実施例の十進数乗算器ＭＰＬ１１は、２
つの入力Ａn Ｂm をアドレス入力とし、２つの出力Ｃ
n,m およびＭn,m をデータ出力とするメモリにより構成
されている。この十進１桁乗算器１のアドレス入力Ａn
Ｂm に対応するデータ出力Ｃn,m を表１に、アドレス入
力Ａn Ｂm に対応するデータ出力Ｍn,m を表２にそれぞ
れ示す。
つの入力Ａn Ｂm をアドレス入力とし、２つの出力Ｃ
n,m およびＭn,m をデータ出力とするメモリにより構成
されている。この十進１桁乗算器１のアドレス入力Ａn
Ｂm に対応するデータ出力Ｃn,m を表１に、アドレス入
力Ａn Ｂm に対応するデータ出力Ｍn,m を表２にそれぞ
れ示す。
【００１０】
【表１】
【００１１】
【表２】
【００１２】また、本実施例の十進数乗算器ＭＰＬ１１
は、メモリの代りにプログラマブルロジックアレイ（Ｐ
ＬＡ）を用いることができる。この場合には、入力Ａn
ＢmをＰＬＡの積項入力として、出力Ｃn,m の各ビット
出力が表３に示す真理値表を、出力Ｍn,m の各ビット出
力が表４に示す真理値表をそれぞれ満足するような積和
出力としたＰＬＡにより構成する。
は、メモリの代りにプログラマブルロジックアレイ（Ｐ
ＬＡ）を用いることができる。この場合には、入力Ａn
ＢmをＰＬＡの積項入力として、出力Ｃn,m の各ビット
出力が表３に示す真理値表を、出力Ｍn,m の各ビット出
力が表４に示す真理値表をそれぞれ満足するような積和
出力としたＰＬＡにより構成する。
【００１３】
【表３】
【００１４】
【表４】
【００１５】次に、本発明の第二の実施例について説明
する。
する。
【００１６】図２は本発明の十進数乗算器の第二の実施
例を示すブロック図である。
例を示すブロック図である。
【００１７】本実施例の十進数乗算器である十進１桁乗
算器（ＭＰＬ２）２は、図２に示すように、図１に示す
ＭＰＬ１１の入力に、さらに、下位桁からのＢＣＤ符号
化された桁上げＣn-1,m を加えたものである。その他の
機能は前述のＭＰＬ１１と同様であり、被乗数Ａn と、
乗数Ｂm および下位桁からの桁上げＣn-1,m の各入力を
アドレス入力とし、次式に示す値をそのデータ内容とし
て２つの出力Ｃn,m およびＭn,m に出力するようにした
メモリにより構成されている。
算器（ＭＰＬ２）２は、図２に示すように、図１に示す
ＭＰＬ１１の入力に、さらに、下位桁からのＢＣＤ符号
化された桁上げＣn-1,m を加えたものである。その他の
機能は前述のＭＰＬ１１と同様であり、被乗数Ａn と、
乗数Ｂm および下位桁からの桁上げＣn-1,m の各入力を
アドレス入力とし、次式に示す値をそのデータ内容とし
て２つの出力Ｃn,m およびＭn,m に出力するようにした
メモリにより構成されている。
【００１８】
【００１９】また、本実施例の十進数乗算器ＭＰＬ２２
は、第一の実施例と同様にメモリの代りにプログラマブ
ルロジックアレイ（ＰＬＡ）を用いることができる。こ
の場合には入力Ａn ，Ｂm およびＣn-1,m をＰＬＡの積
項入力として、出力Ｃn,m およびＭn,m が、次式に示す
値を満足するような積和出力としたＰＬＡにより構成す
る。
は、第一の実施例と同様にメモリの代りにプログラマブ
ルロジックアレイ（ＰＬＡ）を用いることができる。こ
の場合には入力Ａn ，Ｂm およびＣn-1,m をＰＬＡの積
項入力として、出力Ｃn,m およびＭn,m が、次式に示す
値を満足するような積和出力としたＰＬＡにより構成す
る。
【００２０】
【００２１】次に、本発明の第三の実施例について説明
する。
する。
【００２２】図３は本発明の十進数乗算器の第三の実施
例を示すブロック図である。
例を示すブロック図である。
【００２３】本実施例の十進数乗算器である十進１桁乗
算器（ＭＰＬ３）３は、図３に示すように、図２に示す
ＭＰＬ２２の入力に、さらに、隣接桁からのＢＣＤ符号
化された桁上げ入力Ｍn+1,m-1 を加えたものである。被
乗数Ａn と、乗数Ｂm と、下位桁からの桁上げＣn-1,m
および隣接桁からの桁上げ入力Ｍn+1,m-1 の各入力をア
ドレス入力とし、次式に示す値をそのデータ内容として
２つの出力Ｃn,m およびＭn,m に出力するようにしたメ
モリにより構成されている。
算器（ＭＰＬ３）３は、図３に示すように、図２に示す
ＭＰＬ２２の入力に、さらに、隣接桁からのＢＣＤ符号
化された桁上げ入力Ｍn+1,m-1 を加えたものである。被
乗数Ａn と、乗数Ｂm と、下位桁からの桁上げＣn-1,m
および隣接桁からの桁上げ入力Ｍn+1,m-1 の各入力をア
ドレス入力とし、次式に示す値をそのデータ内容として
２つの出力Ｃn,m およびＭn,m に出力するようにしたメ
モリにより構成されている。
【００２４】
【００２５】また、本実施例の十進数乗算器ＭＰＬ３３
は、第一，第二の実施例と同様にメモリの代りにプログ
ラマブルロジックアレイ（ＰＬＡ）を用いることができ
る。この場合には入力Ａn ，Ｂm ，Ｃn-1,m およびＭ
n+1,m-1 をＰＬＡの積項入力として、出力Ｃn,m および
Ｍn,m が、次式に示す値を満足するような積和出力とし
たＰＬＡにより構成する。
は、第一，第二の実施例と同様にメモリの代りにプログ
ラマブルロジックアレイ（ＰＬＡ）を用いることができ
る。この場合には入力Ａn ，Ｂm ，Ｃn-1,m およびＭ
n+1,m-1 をＰＬＡの積項入力として、出力Ｃn,m および
Ｍn,m が、次式に示す値を満足するような積和出力とし
たＰＬＡにより構成する。
【００２６】
【００２７】次に、本発明の第四の実施例について説明
する。
する。
【００２８】図４は本発明の十進数乗算器の第四の実施
例を示すブロック図である。
例を示すブロック図である。
【００２９】本実施例の十進数乗算器は、図４に示すよ
うに、乗数１桁Ｂ0 を共通とし、被乗数をＡ0 からＡ
N-1 までのＮ桁（Ｎは整数，Ｎ≧１）とし、被乗数の最
下位桁に１つの十進１桁乗算器（ＭＰＬ１）４１を、そ
の他の桁にはＮ−１個の十進１桁乗算器（ＭＰＬ２）４
２〜４Ｎを配置して構成されている乗数１桁被乗数Ｎ桁
の１Ｎ十進乗算器である。
うに、乗数１桁Ｂ0 を共通とし、被乗数をＡ0 からＡ
N-1 までのＮ桁（Ｎは整数，Ｎ≧１）とし、被乗数の最
下位桁に１つの十進１桁乗算器（ＭＰＬ１）４１を、そ
の他の桁にはＮ−１個の十進１桁乗算器（ＭＰＬ２）４
２〜４Ｎを配置して構成されている乗数１桁被乗数Ｎ桁
の１Ｎ十進乗算器である。
【００３０】次に、本実施例の動作について説明する。
【００３１】各桁の乗算器の桁上げ出力をすぐ上位の桁
の乗算器の桁上げ入力へ順次接続して、各桁乗算器の積
出力の下位出力を求める積の各桁出力とし、最上位桁乗
算器の積出力の上位桁上げ出力を求める積の最上位桁出
力とする。
の乗算器の桁上げ入力へ順次接続して、各桁乗算器の積
出力の下位出力を求める積の各桁出力とし、最上位桁乗
算器の積出力の上位桁上げ出力を求める積の最上位桁出
力とする。
【００３２】次に、本発明の第五の実施例について説明
する。
する。
【００３３】図５は本発明の十進数乗算器の第五の実施
例を示すブロック図である。
例を示すブロック図である。
【００３４】本実施例の十進数乗算器は、図５に示すよ
うに、図４の１Ｎ十進乗算器における最下位桁の十進１
桁乗算器（ＭＰＬ１）を十進１桁乗算器（ＭＰＬ２）
に、その他の桁の乗算器をＭＰＬ２からＭＰＬ３にそれ
ぞれ置替えた、乗数を複数桁とする場合の最下位桁以外
の桁用のＭＮ十進乗算器である。
うに、図４の１Ｎ十進乗算器における最下位桁の十進１
桁乗算器（ＭＰＬ１）を十進１桁乗算器（ＭＰＬ２）
に、その他の桁の乗算器をＭＰＬ２からＭＰＬ３にそれ
ぞれ置替えた、乗数を複数桁とする場合の最下位桁以外
の桁用のＭＮ十進乗算器である。
【００３５】次に、本発明の第六の実施例について説明
する。
する。
【００３６】図６は本発明の十進数乗算器の第六の実施
例を示すブロック図である。
例を示すブロック図である。
【００３７】本実施例の十進数乗算器は、図４に示すよ
うに、乗数Ｍ桁（Ｂ0 〜ＢM-1 ) 、被乗数Ｎ桁（Ａ0 〜
ＡN-1 ）の十進数乗算器で、乗数の最下位桁Ｂ0 用には
図４の１Ｎ十進乗算器６１を、その他の桁用には図５の
ＭＮ十進乗算器６２〜６Ｍを配置して構成されている。
うに、乗数Ｍ桁（Ｂ0 〜ＢM-1 ) 、被乗数Ｎ桁（Ａ0 〜
ＡN-1 ）の十進数乗算器で、乗数の最下位桁Ｂ0 用には
図４の１Ｎ十進乗算器６１を、その他の桁用には図５の
ＭＮ十進乗算器６２〜６Ｍを配置して構成されている。
【００３８】乗数の各桁に対して被乗数入力（Ａ0 〜Ａ
N-1 ）を共通とし、隣接する乗数下位桁Ｂm-1 の積出力
Ｍn-1,m-1 を、最下位桁出力Ｍ0,m-1 を除く乗数上位桁
（Ｂm ）の隣接桁からの桁上げ入力Ｍn+1,m-1 に１桁ず
つ下位にずらして、すなわち、Ｍn,m-1 に入力する。そ
して最上位桁入力ＭN,m-1 には、乗数Ｂm-1 桁の最上位
桁からの桁上げ出力Ｃn-1,m-1 を入力するように順次接
続してある。
N-1 ）を共通とし、隣接する乗数下位桁Ｂm-1 の積出力
Ｍn-1,m-1 を、最下位桁出力Ｍ0,m-1 を除く乗数上位桁
（Ｂm ）の隣接桁からの桁上げ入力Ｍn+1,m-1 に１桁ず
つ下位にずらして、すなわち、Ｍn,m-1 に入力する。そ
して最上位桁入力ＭN,m-1 には、乗数Ｂm-1 桁の最上位
桁からの桁上げ出力Ｃn-1,m-1 を入力するように順次接
続してある。
【００３９】次に、本実施例の動作について説明する。
【００４０】各乗数桁の積の最下位出力Ｍ0,m-1 および
乗数最上位桁の各積出力Ｍn-1,M-1（１≦ｎ≦Ｎ）と桁
上げ出力ＣN-1,M-1 とが求める積のＢＣＤ符号化された
値を昇順で与えるものである。
乗数最上位桁の各積出力Ｍn-1,M-1（１≦ｎ≦Ｎ）と桁
上げ出力ＣN-1,M-1 とが求める積のＢＣＤ符号化された
値を昇順で与えるものである。
【００４１】
【発明の効果】以上説明したように、本発明の十進数乗
算器は、二進化十進（ＢＣＤ）符号化された十進数の乗
算をメモリあるいはＰＬＡにより実行するように構成し
たので、桁数が決れば演算結果に無関係に一定時間後に
結果が出力されることにより、装置の設計が容易となる
という効果がある。また、高速のメモリあるいはＰＬＡ
を用いることにより、演算速度を比例的に短縮すること
が可能になるという効果がある。
算器は、二進化十進（ＢＣＤ）符号化された十進数の乗
算をメモリあるいはＰＬＡにより実行するように構成し
たので、桁数が決れば演算結果に無関係に一定時間後に
結果が出力されることにより、装置の設計が容易となる
という効果がある。また、高速のメモリあるいはＰＬＡ
を用いることにより、演算速度を比例的に短縮すること
が可能になるという効果がある。
【図１】本発明の十進数乗算器の第一の実施例を示すブ
ロック図である。
ロック図である。
【図２】本発明の十進数乗算器の第二の実施例を示すブ
ロック図である。
ロック図である。
【図３】本発明の十進数乗算器の第三の実施例を示すブ
ロック図である。
ロック図である。
【図４】本発明の十進数乗算器の第四の実施例を示すブ
ロック図である。
ロック図である。
【図５】本発明の十進数乗算器の第五の実施例を示すブ
ロック図である。
ロック図である。
【図６】本発明の十進数乗算器の第六の実施例を示すブ
ロック図である。
ロック図である。
【図７】従来の十進数乗算器の一例を示すブロック図で
ある。
ある。
１，４１ 十進１桁乗算器（ＭＰＬ１）
２，４２〜４Ｎ，５１ 十進１桁乗算器（ＭＰＬ２）
３，５２〜５Ｎ 十進１桁乗算器（ＭＰＬ３）
６１ １Ｎ十進乗算器
６２〜６Ｍ ＭＮ十進乗算器
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年７月２７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 十進数乗算器
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は十進数乗算器に関し、特
に計算機における十進データ計算用の十進数乗算器に関
する。
に計算機における十進データ計算用の十進数乗算器に関
する。
【０００２】
【従来の技術】従来の十進数乗算器は、、図７に示すよ
うに、十進数を二進数に変換し、二進数乗算を行なっ
て、その結果の積を再度十進数に変換するというもので
あった。また、他の方法としては、予め限定された桁数
の十進乗算テーブルをメモリ上に作成しておき、この十
進乗算テーブルを必要桁数回検索し、検索結果を合成し
て所要の十進数乗算を実現していた。
うに、十進数を二進数に変換し、二進数乗算を行なっ
て、その結果の積を再度十進数に変換するというもので
あった。また、他の方法としては、予め限定された桁数
の十進乗算テーブルをメモリ上に作成しておき、この十
進乗算テーブルを必要桁数回検索し、検索結果を合成し
て所要の十進数乗算を実現していた。
【０００３】
【発明が解決しようとする課題】上述した従来の十進数
乗算器は、乗数および被乗数の桁数の増大にともなって
処理が煩雑となり、また、演算所要時間も増大するとい
う欠点があった。
乗算器は、乗数および被乗数の桁数の増大にともなって
処理が煩雑となり、また、演算所要時間も増大するとい
う欠点があった。
【０００４】本発明の目的は、上述の欠点を解消し、桁
数に無関係に演算時間を一定になるよう短縮し、また、
ハードウェア化により煩雑な処理を不要とする十進数乗
算器を提供することにある。
数に無関係に演算時間を一定になるよう短縮し、また、
ハードウェア化により煩雑な処理を不要とする十進数乗
算器を提供することにある。
【０００５】
【課題を解決するための手段】本発明の十進数乗算器
は、二進化十進符号化されたそれぞれ１桁の乗数と被乗
数とをアドレス入力とし、前記乗数および被乗数により
アドレス指定されるデータ内容を前記乗数および被乗数
の二進化十進符号化された上位の第一および下位の第二
の桁からなる第一の積とし、前記第一の積を前記第一の
桁による桁上げ数と前記第二の桁による積数として出力
する第一のメモリを備える第一の十進１桁乗算器である
ことを特徴とするものである。
は、二進化十進符号化されたそれぞれ１桁の乗数と被乗
数とをアドレス入力とし、前記乗数および被乗数により
アドレス指定されるデータ内容を前記乗数および被乗数
の二進化十進符号化された上位の第一および下位の第二
の桁からなる第一の積とし、前記第一の積を前記第一の
桁による桁上げ数と前記第二の桁による積数として出力
する第一のメモリを備える第一の十進１桁乗算器である
ことを特徴とするものである。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００７】図１は本発明の十進数乗算器の第一の実施
例を示すブロック図である。
例を示すブロック図である。
【０００８】本実施例の十進数乗算器は、図１に示すよ
うに、メモリにより構成され、二進化十進（ＢＣＤ）符
号化された１桁の被乗数Ａn と、乗数Ｂm とを入力と
し、その積をＢＣＤ符号化された上位桁上げ数出力Ｃ
n,m および下位桁積数出力Ｍn,m の２桁により出力する
ようにした十進１桁乗算器１（ＭＰＬ１）である。
うに、メモリにより構成され、二進化十進（ＢＣＤ）符
号化された１桁の被乗数Ａn と、乗数Ｂm とを入力と
し、その積をＢＣＤ符号化された上位桁上げ数出力Ｃ
n,m および下位桁積数出力Ｍn,m の２桁により出力する
ようにした十進１桁乗算器１（ＭＰＬ１）である。
【０００９】本実施例の十進数乗算器１（ＭＰＬ１）
は、２つの入力Ａ n ，Ｂ m をアドレス入力とし、２つの
出力Ｃn,m およびＭn,m をデータ出力とするメモリによ
り構成されている。この十進１桁乗算器１のアドレス入
力Ａ n ，Ｂ m に対応するデータ出力Ｃn,m を表１に、ア
ドレス入力Ａ n ，Ｂ m に対応するデータ出力Ｍn,m を表
２にそれぞれ示す。
は、２つの入力Ａ n ，Ｂ m をアドレス入力とし、２つの
出力Ｃn,m およびＭn,m をデータ出力とするメモリによ
り構成されている。この十進１桁乗算器１のアドレス入
力Ａ n ，Ｂ m に対応するデータ出力Ｃn,m を表１に、ア
ドレス入力Ａ n ，Ｂ m に対応するデータ出力Ｍn,m を表
２にそれぞれ示す。
【００１０】
【表１】
【００１１】
【表２】
【００１２】また、本実施例の十進数乗算器１（ＭＰＬ
１）は、メモリの代りにプログラマブルロジックアレイ
（ＰＬＡ）を用いることができる。この場合には、入力
Ａ n ，Ｂ m をＰＬＡの積項入力として、出力Ｃn,m の各
ビット出力が表３に示す真理値表を、出力Ｍn,m の各ビ
ット出力が表４に示す真理値表をそれぞれ満足するよう
な積和出力としたＰＬＡにより構成する。
（Ｃ n,m ） 3 ，（Ｍ n,m ） 3 は各々の桁の最上位ビッ
ト、（Ｃ n,m） 0 ，（Ｍ n,m ） 0 は最下位ビットとなる
ように配列している。
１）は、メモリの代りにプログラマブルロジックアレイ
（ＰＬＡ）を用いることができる。この場合には、入力
Ａ n ，Ｂ m をＰＬＡの積項入力として、出力Ｃn,m の各
ビット出力が表３に示す真理値表を、出力Ｍn,m の各ビ
ット出力が表４に示す真理値表をそれぞれ満足するよう
な積和出力としたＰＬＡにより構成する。
（Ｃ n,m ） 3 ，（Ｍ n,m ） 3 は各々の桁の最上位ビッ
ト、（Ｃ n,m） 0 ，（Ｍ n,m ） 0 は最下位ビットとなる
ように配列している。
【００１３】
【表３】
【００１４】
【表４】
【００１５】次に、本発明の第二の実施例について説明
する。
する。
【００１６】図２は本発明の十進数乗算器の第二の実施
例を示すブロック図である。
例を示すブロック図である。
【００１７】本実施例の十進数乗算器である十進１桁乗
算器２（ＭＰＬ２）は、図２に示すように、図１に示す
ＭＰＬ１の入力に、さらに、下位桁からのＢＣＤ符号化
された桁上げ入力Ｃn-1,m を加えたものである。その他
の機能は前述のＭＰＬ１と同様であり、被乗数Ａn と、
乗数Ｂm および下位桁からの桁上げＣn-1,m の各入力を
アドレス入力とし、次式に示す値をそのデータ内容とし
て２つの出力Ｃn,m およびＭn,m に出力するようにした
メモリにより構成されている。
算器２（ＭＰＬ２）は、図２に示すように、図１に示す
ＭＰＬ１の入力に、さらに、下位桁からのＢＣＤ符号化
された桁上げ入力Ｃn-1,m を加えたものである。その他
の機能は前述のＭＰＬ１と同様であり、被乗数Ａn と、
乗数Ｂm および下位桁からの桁上げＣn-1,m の各入力を
アドレス入力とし、次式に示す値をそのデータ内容とし
て２つの出力Ｃn,m およびＭn,m に出力するようにした
メモリにより構成されている。
【００１８】Ａ n ＊Ｂ m ＋Ｃ n-1,m
【００１９】また、本実施例の十進数乗算器ＭＰＬ２
は、第一の実施例と同様にメモリの代りにプログラマブ
ルロジックアレイ（ＰＬＡ）を用いることができる。こ
の場合には入力Ａn ，Ｂm およびＣn-1,m をＰＬＡの積
項入力として、出力Ｃn,m およびＭn,m が、次式に示す
値を満足するような積和出力としたＰＬＡにより構成す
る。
は、第一の実施例と同様にメモリの代りにプログラマブ
ルロジックアレイ（ＰＬＡ）を用いることができる。こ
の場合には入力Ａn ，Ｂm およびＣn-1,m をＰＬＡの積
項入力として、出力Ｃn,m およびＭn,m が、次式に示す
値を満足するような積和出力としたＰＬＡにより構成す
る。
【００２０】Ａ n ＊Ｂ m ＋Ｃ n-1,m
【００２１】次に、本発明の第三の実施例について説明
する。
する。
【００２２】図３は本発明の十進数乗算器の第三の実施
例を示すブロック図である。
例を示すブロック図である。
【００２３】本実施例の十進数乗算器である十進１桁乗
算器３（ＭＰＬ３）は、図３に示すように、図２に示す
ＭＰＬ２の入力に、さらに、隣接桁からのＢＣＤ符号化
された桁上げ入力Ｍn+1,m-1 を加えたものである。被乗
数Ａn と、乗数Ｂm と、下位桁からの桁上げＣn-1,m お
よび隣接桁からの桁上げ入力Ｍn+1,m-1 の各入力をアド
レス入力とし、次式に示す値をそのデータ内容として２
つの出力Ｃn,m およびＭn,m に出力するようにしたメモ
リにより構成されている。
算器３（ＭＰＬ３）は、図３に示すように、図２に示す
ＭＰＬ２の入力に、さらに、隣接桁からのＢＣＤ符号化
された桁上げ入力Ｍn+1,m-1 を加えたものである。被乗
数Ａn と、乗数Ｂm と、下位桁からの桁上げＣn-1,m お
よび隣接桁からの桁上げ入力Ｍn+1,m-1 の各入力をアド
レス入力とし、次式に示す値をそのデータ内容として２
つの出力Ｃn,m およびＭn,m に出力するようにしたメモ
リにより構成されている。
【００２４】Ａ n ＊Ｂ n ＋Ｃ n-1,m ＋Ｍ n+1,m-1
【００２５】また、本実施例の十進数乗算器ＭＰＬ３
は、第一，第二の実施例と同様にメモリの代りにプログ
ラマブルロジックアレイ（ＰＬＡ）を用いることができ
る。この場合には入力Ａn ，Ｂm ，Ｃn-1,m およびＭ
n+1,m-1 をＰＬＡの積項入力として、出力Ｃn,m および
Ｍn, m が、次式に示す値を満足するような積和出力とし
たＰＬＡにより構成する。
は、第一，第二の実施例と同様にメモリの代りにプログ
ラマブルロジックアレイ（ＰＬＡ）を用いることができ
る。この場合には入力Ａn ，Ｂm ，Ｃn-1,m およびＭ
n+1,m-1 をＰＬＡの積項入力として、出力Ｃn,m および
Ｍn, m が、次式に示す値を満足するような積和出力とし
たＰＬＡにより構成する。
【００２６】Ａ n ＊Ｂ n ＋Ｃ n-1,m ＋Ｍ n+1,m-1
【００２７】次に、本発明の第四の実施例について説明
する。
する。
【００２８】図４は本発明の十進数乗算器の第四の実施
例を示すブロック図である。
例を示すブロック図である。
【００２９】本実施例の十進数乗算器は、図４に示すよ
うに、乗数１桁Ｂ0 を共通とし、被乗数をＡ0 からＡ
N-1 までのＮ桁（Ｎは整数，Ｎ≧１）とし、被乗数の最
下位桁に１つの十進１桁乗算器（ＭＰＬ１）４１を、そ
の他の桁にはＮ−１個の十進１桁乗算器（ＭＰＬ２）４
２〜４Ｎを配置して構成されている乗数１桁被乗数Ｎ桁
の１Ｎ十進乗算器である。
うに、乗数１桁Ｂ0 を共通とし、被乗数をＡ0 からＡ
N-1 までのＮ桁（Ｎは整数，Ｎ≧１）とし、被乗数の最
下位桁に１つの十進１桁乗算器（ＭＰＬ１）４１を、そ
の他の桁にはＮ−１個の十進１桁乗算器（ＭＰＬ２）４
２〜４Ｎを配置して構成されている乗数１桁被乗数Ｎ桁
の１Ｎ十進乗算器である。
【００３０】次に、本実施例の動作について説明する。
【００３１】各桁の乗算器の桁上げ数出力をすぐ上位の
桁の乗算器の桁上げ入力へ順次接続して、各桁乗算器の
積出力の下位積数出力を求める積の各桁出力とし、最上
位桁乗算器の積出力の上位の桁の桁上げ数出力を求める
積の最上位桁桁上げ数出力とする。
桁の乗算器の桁上げ入力へ順次接続して、各桁乗算器の
積出力の下位積数出力を求める積の各桁出力とし、最上
位桁乗算器の積出力の上位の桁の桁上げ数出力を求める
積の最上位桁桁上げ数出力とする。
【００３２】次に、本発明の第五の実施例について説明
する。
する。
【００３３】図５は本発明の十進数乗算器の第五の実施
例を示すブロック図である。
例を示すブロック図である。
【００３４】本実施例の十進数乗算器は、図５に示すよ
うに、図４の１Ｎ十進乗算器における最下位桁の十進１
桁乗算器（ＭＰＬ１）を十進１桁乗算器（ＭＰＬ２）
に、その他の桁の乗算器をＭＰＬ２からＭＰＬ３にそれ
ぞれ置替えた、乗数を複数桁とする場合の最下位桁以外
の桁用のＭＮ十進乗算器である。
うに、図４の１Ｎ十進乗算器における最下位桁の十進１
桁乗算器（ＭＰＬ１）を十進１桁乗算器（ＭＰＬ２）
に、その他の桁の乗算器をＭＰＬ２からＭＰＬ３にそれ
ぞれ置替えた、乗数を複数桁とする場合の最下位桁以外
の桁用のＭＮ十進乗算器である。
【００３５】次に、本発明の第六の実施例について説明
する。
する。
【００３６】図６は本発明の十進数乗算器の第六の実施
例を示すブロック図である。
例を示すブロック図である。
【００３７】本実施例の十進数乗算器は、図４に示すよ
うに、乗数Ｍ桁（Ｂ0〜ＢM-1 ) 、被乗数Ｎ桁（Ａ0 〜
ＡN-1 ）の十進数乗算器で、乗数の最下位桁Ｂ0 用には
図４の１Ｎ十進乗算器６１を、その他の桁用には図５の
ＭＮ十進乗算器６２〜６Ｍを配置して構成されている。
うに、乗数Ｍ桁（Ｂ0〜ＢM-1 ) 、被乗数Ｎ桁（Ａ0 〜
ＡN-1 ）の十進数乗算器で、乗数の最下位桁Ｂ0 用には
図４の１Ｎ十進乗算器６１を、その他の桁用には図５の
ＭＮ十進乗算器６２〜６Ｍを配置して構成されている。
【００３８】乗数の各桁に対して被乗数入力（Ａ0 〜Ａ
N-1 ）を共通とし、隣接する乗数下位桁Ｂm-1 の積出力
Ｍn-1,m-1 を、最下位桁出力Ｍ0, m-1 を除く乗数上位桁
（Ｂm ）の隣接桁からの桁上げ入力Ｍn+1,m- 1 に１桁ず
つ下位にずらして、すなわち、Ｍn,m-1 に入力する。そ
して最上位桁入力ＭN,m-1 には、すぐ下位の乗数Ｂ
(m-1)-1 桁の最上位桁からの桁上げ出力Ｃn-1,(m-1)-1
を入力するように順次接続してある。
N-1 ）を共通とし、隣接する乗数下位桁Ｂm-1 の積出力
Ｍn-1,m-1 を、最下位桁出力Ｍ0, m-1 を除く乗数上位桁
（Ｂm ）の隣接桁からの桁上げ入力Ｍn+1,m- 1 に１桁ず
つ下位にずらして、すなわち、Ｍn,m-1 に入力する。そ
して最上位桁入力ＭN,m-1 には、すぐ下位の乗数Ｂ
(m-1)-1 桁の最上位桁からの桁上げ出力Ｃn-1,(m-1)-1
を入力するように順次接続してある。
【００３９】次に、本実施例の動作について説明する。
【００４０】各乗数桁の積数の最下位出力Ｍ0,m-1 およ
び乗数最上位桁の各積数出力Ｍn-1,M-1 （１≦ｎ≦Ｎ，
１≦ｍ≦Ｍ）と桁上げ出力ＣN-1, M-1 とが求める積のＢ
ＣＤ符号化された値を昇順で与えるものである。
び乗数最上位桁の各積数出力Ｍn-1,M-1 （１≦ｎ≦Ｎ，
１≦ｍ≦Ｍ）と桁上げ出力ＣN-1, M-1 とが求める積のＢ
ＣＤ符号化された値を昇順で与えるものである。
【００４１】
【発明の効果】以上説明したように、本発明の十進数乗
算器は、二進化十進（ＢＣＤ）符号化された十進数の乗
算をメモリあるいはＰＬＡにより実行するように構成し
たので、桁数が決れば演算結果に無関係に一定時間後に
結果が出力されることにより、装置の設計が容易となる
という効果がある。また、高速のメモリあるいはＰＬＡ
を用いることにより、演算速度を比例的に短縮すること
が可能になるという効果がある。
算器は、二進化十進（ＢＣＤ）符号化された十進数の乗
算をメモリあるいはＰＬＡにより実行するように構成し
たので、桁数が決れば演算結果に無関係に一定時間後に
結果が出力されることにより、装置の設計が容易となる
という効果がある。また、高速のメモリあるいはＰＬＡ
を用いることにより、演算速度を比例的に短縮すること
が可能になるという効果がある。
【図面の簡単な説明】
【図１】本発明の十進数乗算器の第一の実施例を示すブ
ロック図である。
ロック図である。
【図２】本発明の十進数乗算器の第二の実施例を示すブ
ロック図である。
ロック図である。
【図３】本発明の十進数乗算器の第三の実施例を示すブ
ロック図である。
ロック図である。
【図４】本発明の十進数乗算器の第四の実施例を示すブ
ロック図である。
ロック図である。
【図５】本発明の十進数乗算器の第五の実施例を示すブ
ロック図である。
ロック図である。
【図６】本発明の十進数乗算器の第六の実施例を示すブ
ロック図である。
ロック図である。
【図７】従来の十進数乗算器の一例を示すブロック図で
ある。
ある。
【符号の説明】
１，４１ 十進１桁乗算器（ＭＰＬ１）
２，４２〜４Ｎ，５１ 十進１桁乗算器（ＭＰＬ２）
３，５２〜５Ｎ 十進１桁乗算器（ＭＰＬ３）
６１ １Ｎ十進乗算器
６２〜６Ｍ ＭＮ十進乗算器
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図５】
Claims (7)
- 【請求項１】 二進化十進符号化されたそれぞれ１桁の
乗数と被乗数とをアドレス入力とし、前記乗数および被
乗数によりアドレス指定されるデータ内容を前記乗数お
よび被乗数の二進化十進符号化された上位の第一および
下位の第二の桁からなる第一の積とし、前記第一の積を
前記第一の桁による桁上げ数と前記第二の桁による積数
として出力する第一のメモリを備える第一の十進１桁乗
算器であることを特徴とする十進数乗算器。 - 【請求項２】 二進化十進符号化された１桁の下位桁か
らの桁上げ入力を前記アドレス入力に付加し、前記乗数
と被乗数および前記桁上げ入力とによりアドレス指定さ
れるデータ内容を前記乗数と被乗数の積に前記桁上げ入
力を加算した数である二進化十進符号化された上位の第
一および下位の第二の桁からなる第二の積とし、前記第
二の積を前記第一の桁による桁上げ数と前記第二の桁に
よる積数として出力する第二のメモリを備える第二の十
進１桁乗算器であることを特徴とする請求項１記載の十
進数乗算器。 - 【請求項３】 二進化十進符号化された１桁の隣接桁か
らの桁上げ入力を前記アドレス入力に付加し、前記乗数
と被乗数および前記下位桁と隣接桁からの桁上げ入力と
によりアドレス指定されるデータ内容を前記乗数と被乗
数の積に前記下位桁と隣接桁からの桁上げ入力をそれぞ
れ加算した数である二進化十進符号化された上位の第一
および下位の第二の桁からなる第二の積とし、前記第二
の積を前記第一の桁による桁上げ数と前記第二の桁によ
る積数として出力する第三のメモリを備える第三の十進
１桁乗算器であることを特徴とする請求項２記載の十進
数乗算器。 - 【請求項４】 請求項１記載の十進数乗算器の前記第一
の十進１桁乗算器をＮ（Ｎ≧１）桁の被乗数の最下位桁
である第一桁用に、請求項２記載の十進数乗算器の前記
第二の十進１桁乗算器を前記被乗数の第二〜第Ｎ桁用に
それぞれ備え、前記第一〜第Ｎ桁に対し共通の１桁の乗
数を入力し、下位桁の前記第一または第二の十進１桁乗
算器の前記桁上げ数出力を直上位桁の前記第二の十進１
桁乗算器の前記桁上げ入力に入力し、前記第一〜第Ｎ−
１桁の前記第一または第二の十進１桁乗算器の前記積出
力の前記積数の出力をそれぞれの対応桁の積出力である
第一〜第Ｎ−１の積出力とし、前記第Ｎ桁の第二の十進
１桁乗算器の前記積出力の前記積数出力を前記１桁の乗
数と前記Ｎ桁の被乗数との積の最上位桁出力とする第一
の十進Ｎ桁乗算器であることを特徴とする十進数乗算
器。 - 【請求項５】 請求項４記載の十進数乗算器の前記第一
の十進Ｎ桁乗算器の前記第一桁用に請求項２記載の前記
第二の十進１桁乗算器を、前記第一の十進Ｎ桁乗算器の
前記第二〜第Ｎ桁用に請求項３記載の前記第三の十進１
桁乗算器をそれぞれ備える第二の十進Ｎ桁乗算器である
ことを特徴とする十進数乗算器。 - 【請求項６】 Ｍ（Ｍ≧１）桁の乗数の最下位桁である
第一乗数桁用に請求項４記載の第一の十進Ｎ桁乗算器
を、前記乗数の前記最下位桁以外の第二〜第Ｍ乗数桁用
に請求項５記載の第二の十進Ｎ桁乗算器をそれぞれ備
え、 下位隣接乗数桁の各被乗数桁の積出力の前記積数出力を
それぞれ上位隣接乗数桁の相対する被乗数桁の１桁上位
の桁の前記隣接桁からの桁上げ入力とし、 隣接乗数桁の最上位桁の前記積出力の前記桁上げ出力を
前記第Ｍ乗数桁の前記隣接桁からの桁上げ入力として接
続し、 前記第一〜第Ｍ乗数桁の最下位桁の積出力の前記積数出
力を順次前記Ｍ桁の乗数とＮ桁の被乗数との積である所
望積の各桁出力とし、 前記第Ｍ乗数桁の前記第二の十進Ｎ桁乗算器の最上位桁
の積出力の桁上げ出力を前記所望積の最上位桁出力とす
ることを特徴とする十進数乗算器。 - 【請求項７】 請求項１〜３記載の十進数乗算器の前記
第一〜第三の十進１桁乗算器において、 前記第一〜第三のメモリの代りに二進化十進符号化され
たそれぞれ１桁の乗数および被乗数を積項入力とし前記
乗数および被乗数の二進化十進符号化された２桁の積の
出力の上位の桁上げ数と下位の数のそれぞれのビットご
とに予め定めた論理演算の真理値にしたがう積和出力と
して出力するプログラマブルロジックアレイを備えるこ
とを特徴とする十進数乗算器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4003444A JP2830566B2 (ja) | 1992-01-13 | 1992-01-13 | 十進数乗算器 |
| US08/001,079 US5379245A (en) | 1992-01-13 | 1993-01-06 | Decimal multiplying assembly and multiply module |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4003444A JP2830566B2 (ja) | 1992-01-13 | 1992-01-13 | 十進数乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH076024A true JPH076024A (ja) | 1995-01-10 |
| JP2830566B2 JP2830566B2 (ja) | 1998-12-02 |
Family
ID=11557522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4003444A Expired - Fee Related JP2830566B2 (ja) | 1992-01-13 | 1992-01-13 | 十進数乗算器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5379245A (ja) |
| JP (1) | JP2830566B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11669304B2 (en) | 2021-02-08 | 2023-06-06 | Kioxia Corporation | Arithmetic device and arithmetic circuit for performing multiplication and division |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7266580B2 (en) * | 2003-05-12 | 2007-09-04 | International Business Machines Corporation | Modular binary multiplier for signed and unsigned operands of variable widths |
| US20050022322A1 (en) * | 2003-05-12 | 2005-02-03 | Eduardo Jimenez | Powered toothbrush with curved neck and flexible shaft and single battery |
| US7167889B2 (en) | 2003-05-12 | 2007-01-23 | International Business Machines Corporation | Decimal multiplication for superscaler processors |
| US7136893B2 (en) * | 2003-07-10 | 2006-11-14 | International Business Machines Corporation | Decimal multiplication using digit recoding |
| US7562106B2 (en) * | 2004-08-07 | 2009-07-14 | Ternarylogic Llc | Multi-value digital calculating circuits, including multipliers |
| US8417761B2 (en) * | 2008-12-08 | 2013-04-09 | International Business Machines Corporation | Direct decimal number tripling in binary coded adders |
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| JPS5345948A (en) * | 1976-10-07 | 1978-04-25 | Nippon Telegr & Teleph Corp <Ntt> | Multiplier circuit |
| JPS59174944A (ja) * | 1983-03-25 | 1984-10-03 | Hitachi Ltd | 乗算装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4566075A (en) * | 1982-12-21 | 1986-01-21 | Texas Instruments Incorporated | Table lookup multiplier employing compressed data read only memory |
| KR920003908B1 (ko) * | 1987-11-19 | 1992-05-18 | 미쓰비시뎅끼 가부시끼가이샤 | 승산기(乘算器) |
| US5258945A (en) * | 1991-12-23 | 1993-11-02 | Amdahl Corporation | Method and apparatus for generating multiples of BCD number |
-
1992
- 1992-01-13 JP JP4003444A patent/JP2830566B2/ja not_active Expired - Fee Related
-
1993
- 1993-01-06 US US08/001,079 patent/US5379245A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5345948A (en) * | 1976-10-07 | 1978-04-25 | Nippon Telegr & Teleph Corp <Ntt> | Multiplier circuit |
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|---|---|---|---|---|
| US11669304B2 (en) | 2021-02-08 | 2023-06-06 | Kioxia Corporation | Arithmetic device and arithmetic circuit for performing multiplication and division |
Also Published As
| Publication number | Publication date |
|---|---|
| US5379245A (en) | 1995-01-03 |
| JP2830566B2 (ja) | 1998-12-02 |
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