JPH04178016A - 信号レベル変換回路 - Google Patents
信号レベル変換回路Info
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- JPH04178016A JPH04178016A JP2306652A JP30665290A JPH04178016A JP H04178016 A JPH04178016 A JP H04178016A JP 2306652 A JP2306652 A JP 2306652A JP 30665290 A JP30665290 A JP 30665290A JP H04178016 A JPH04178016 A JP H04178016A
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- JP
- Japan
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- circuit
- signal level
- semiconductor integrated
- power supply
- inverter
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＥＣＬ （エミッタ・カップルド・デバイス）回路の信
号レベルをＧａＡｓ （ガリウム・ヒ素）半導体集積回
路の信号レベルに変換する信号レベル変換回路に関し、 回路を構成するトランジスタ数が減少し、かつ遅延時間
か小さくて済むことを目的とし、エミッタ・カップルド
・デバイス回路の出力する第１の信号レベルをガリウム
・ヒ素半導体集積回路に入力する第２の信号レベルに変
換する信号レベル変換回路において、ダイレクト・カッ
プルド・ＦＥＴ・ロジック構成で低電圧側の電源電圧が
該ガリウム・ヒ素半導体集積回路の低電圧側の電源電圧
より低くされており、該第１の信号レベルの信号を供給
されて反転する第１のインバータと、ダイレクト・カッ
プルド・ＦＥＴ・ロジック構成で電源電圧が該ガリウム
・ヒ素半導体集積回路の電源電圧と同一とされており、
該第１のインバータの出力信号を反転して第２の信号レ
ベルとし該ガリウム・ヒ素半導体集積回路に供給する第
２のインバータとを有し、また、低電圧側の電源電圧が
該ガリウム・ヒ素半導体集積回路の低電圧側の電源電圧
より低くされており、該第１の信号レベルの信号を供給
されるソースフォロア回路と、ダイレクト・カップルド
・ＦＥＴ・ロジック構成て入力段の低電圧側の電源電圧
か該ソースフォロア回路の低電圧側の電源電圧と同一と
された第３のインバータとを有し構成する。
号レベルをＧａＡｓ （ガリウム・ヒ素）半導体集積回
路の信号レベルに変換する信号レベル変換回路に関し、 回路を構成するトランジスタ数が減少し、かつ遅延時間
か小さくて済むことを目的とし、エミッタ・カップルド
・デバイス回路の出力する第１の信号レベルをガリウム
・ヒ素半導体集積回路に入力する第２の信号レベルに変
換する信号レベル変換回路において、ダイレクト・カッ
プルド・ＦＥＴ・ロジック構成で低電圧側の電源電圧が
該ガリウム・ヒ素半導体集積回路の低電圧側の電源電圧
より低くされており、該第１の信号レベルの信号を供給
されて反転する第１のインバータと、ダイレクト・カッ
プルド・ＦＥＴ・ロジック構成で電源電圧が該ガリウム
・ヒ素半導体集積回路の電源電圧と同一とされており、
該第１のインバータの出力信号を反転して第２の信号レ
ベルとし該ガリウム・ヒ素半導体集積回路に供給する第
２のインバータとを有し、また、低電圧側の電源電圧が
該ガリウム・ヒ素半導体集積回路の低電圧側の電源電圧
より低くされており、該第１の信号レベルの信号を供給
されるソースフォロア回路と、ダイレクト・カップルド
・ＦＥＴ・ロジック構成て入力段の低電圧側の電源電圧
か該ソースフォロア回路の低電圧側の電源電圧と同一と
された第３のインバータとを有し構成する。
本発明は信号レベル変換回路に関し、ＥＣＬ（エミッタ
・カップルド・デバイス）回路の信号レベルをＧａＡｓ
（ガリウム・ヒ素）半導体集積回路装置の信号レベル
に変換する信号レベル変換回路に関する。
・カップルド・デバイス）回路の信号レベルをＧａＡｓ
（ガリウム・ヒ素）半導体集積回路装置の信号レベル
に変換する信号レベル変換回路に関する。
近年、ＧａＡｓ半導体集積回路かその高速性から多用さ
れるようになり、高速性を要求される演算部をＧａＡｓ
半導体集積回路で構成し、高集積度を要求されるメモリ
部をシリコン半導体集積回路のＥＣＬ回路で構成するこ
とが従来より行なわれている。この場合ＥＣＬ回路の信
号レベルはＨレベルが略−０，９Ｖ、Ｌレベルが略−１
，７Ｖ、閾値レベルが略−１，３Ｖであり、ＧａＡｓ半
導体集積回路の信号レベルはＨレベルが略−０，８Ｖ、
Ｌレベルが略−１，５Ｖ、閾値レベルが略−１，１５Ｖ
であるため、両回路の間に信号レベル変換回路を設ける
必要がある。
れるようになり、高速性を要求される演算部をＧａＡｓ
半導体集積回路で構成し、高集積度を要求されるメモリ
部をシリコン半導体集積回路のＥＣＬ回路で構成するこ
とが従来より行なわれている。この場合ＥＣＬ回路の信
号レベルはＨレベルが略−０，９Ｖ、Ｌレベルが略−１
，７Ｖ、閾値レベルが略−１，３Ｖであり、ＧａＡｓ半
導体集積回路の信号レベルはＨレベルが略−０，８Ｖ、
Ｌレベルが略−１，５Ｖ、閾値レベルが略−１，１５Ｖ
であるため、両回路の間に信号レベル変換回路を設ける
必要がある。
ＧａＡｓ半導体集積回路に設けられた従来回路は第３図
（Ａ）に示す如く差動回路１１．１２及びバッファ回路
１３．１４で構成されている。第３図（Ｂ）に示す差動
回路１１は端子ｌＯより入来するＥＣＬ回路の出力信号
を端子１６に供給される基準レベルＶＲＥＦと比較して
端子１７ａ。
（Ａ）に示す如く差動回路１１．１２及びバッファ回路
１３．１４で構成されている。第３図（Ｂ）に示す差動
回路１１は端子ｌＯより入来するＥＣＬ回路の出力信号
を端子１６に供給される基準レベルＶＲＥＦと比較して
端子１７ａ。
１７ｂより差動出力する。第３図（Ｃ）に示す差動回路
１２は端子１７ａ、１７ｂよりの差動入力を比較して端
子１８ａ、１８ｂより差動出力する。
１２は端子１７ａ、１７ｂよりの差動入力を比較して端
子１８ａ、１８ｂより差動出力する。
バッファ回路１３．１４は第３図（Ｄ）に示す如くソー
スフォロア構成であり、端子１８ａ（又は１８ｂ）より
入来する信号をレベルシフトし、かつインピーダンス変
換を行なって端子２０（又は２１）より出力する。
スフォロア構成であり、端子１８ａ（又は１８ｂ）より
入来する信号をレベルシフトし、かつインピーダンス変
換を行なって端子２０（又は２１）より出力する。
従来の信号レベル変換回路は、第３図（Ａ）〜（Ｄ）に
示す如く回路を構成するトランジスタ素子数が多いため
、チップサイズが増大し、また遅延時間か大きいという
問題かあった。
示す如く回路を構成するトランジスタ素子数が多いため
、チップサイズが増大し、また遅延時間か大きいという
問題かあった。
本発明は上記の点に鑑みなされたもので、回路を構成す
るトランジスタ数が減少し、かつ遅延時間が小さくて済
む信号レベル変換回路を提供することを目的とする。
るトランジスタ数が減少し、かつ遅延時間が小さくて済
む信号レベル変換回路を提供することを目的とする。
本発明の信号レベル変換回路は、
エミッタ・カップルド・デバイス回路の出力する第１の
信号レベルをガリウム・ヒ素半導体装置回路に入力する
第２の信号レベルに変換する信号レベル変換回路におい
て、 ダイレクト・カップルド・ＦＥＴ・ロジック構成で低電
圧側の電源電圧がガリウム・ヒ素半導体集積回路の低電
圧側の電源電圧より低くされており、第１の信号レベル
の信号を供給されて反転する第１のインバータと、 ダイレクト・カップルド・ＦＥＴ・ロジック構成で電源
電圧が該ガリウム・ヒ素半導体集積回路の電源電圧と同
一とされており、第１のインバータの出力信号を反転し
て第２の信号レベルとしガリウム・ヒ素半導体集積回路
に供給する第２のインバータとを有する。
信号レベルをガリウム・ヒ素半導体装置回路に入力する
第２の信号レベルに変換する信号レベル変換回路におい
て、 ダイレクト・カップルド・ＦＥＴ・ロジック構成で低電
圧側の電源電圧がガリウム・ヒ素半導体集積回路の低電
圧側の電源電圧より低くされており、第１の信号レベル
の信号を供給されて反転する第１のインバータと、 ダイレクト・カップルド・ＦＥＴ・ロジック構成で電源
電圧が該ガリウム・ヒ素半導体集積回路の電源電圧と同
一とされており、第１のインバータの出力信号を反転し
て第２の信号レベルとしガリウム・ヒ素半導体集積回路
に供給する第２のインバータとを有する。
また、低電圧側の電源電圧かガリウム・ヒ素半導体集積
回路の低電圧側の電源電圧より低くされており、第１の
信号レベルの信号を供給されるソースフォロア回路と、 ダイレクト・カップルド・ＦＥＴ・ロジック構成で入力
段の低電圧側の電源電圧かソースフォロア回路の低電圧
側の電源電圧と同一とされた第３のインバータとを有す
る。
回路の低電圧側の電源電圧より低くされており、第１の
信号レベルの信号を供給されるソースフォロア回路と、 ダイレクト・カップルド・ＦＥＴ・ロジック構成で入力
段の低電圧側の電源電圧かソースフォロア回路の低電圧
側の電源電圧と同一とされた第３のインバータとを有す
る。
本発明においては、ダイレクト・カップルド・ＦＥＴ・
ロジック構成の第１．第２のインバータ又はソースフォ
ロア回路と第３．第２のインバータで信号レベルを順次
シフトしてＧａＡｓ半導体集積回路の信号レベルとする
ため、回路を構成するトランジスタ数が減少し、遅延時
間が小さくなる。
ロジック構成の第１．第２のインバータ又はソースフォ
ロア回路と第３．第２のインバータで信号レベルを順次
シフトしてＧａＡｓ半導体集積回路の信号レベルとする
ため、回路を構成するトランジスタ数が減少し、遅延時
間が小さくなる。
第１図は本発明回路の第１実施例の回路図を示す。この
回路はＧａＡｓ半導体集積回路内に設けられる。
回路はＧａＡｓ半導体集積回路内に設けられる。
同図中、端子３０にはＥＣＬ回路のドライバ３１の出力
するＨレベルが一〇、９Ｖ、Ｌレベルが−１，７５Ｖ、
閾値レベルが−１，３３Ｖの信号が入来する。端子３０
はエンハンスメント型ＦＥＴ（を界効果トランジスタ）
Ｑｌのゲートに接続され、ＦＥＴＱ、のドレインはデイ
プリージョン型ＦＥＴＱ２のゲート及びソースと、エン
ハンスメント型ＦＥＴＱ、のゲートに接続されており、
ＦＥＴＱ３のソースはデイプリージョン型ＦＥＴＱ、の
ドレインと接続されている。Ｆ Ｅ、Ｔ Ｑ ｌのソー
スとＦＥＴＱ、のソース及びゲートには電圧−１，７Ｖ
が印加され、ＦＥＴＱＳ 、Ｑ２夫々のドレインには０
ｖ（ＧＮＤ）が印加されている。このＦＥＴＱ１〜Ｑ４
はＧａＡｓ半導体集積回路のＤＣＦＬ（ダイレクト・カ
ップルド・ＦＥＴ・ロジック）回路と同一のインバータ
３２を構成している。
するＨレベルが一〇、９Ｖ、Ｌレベルが−１，７５Ｖ、
閾値レベルが−１，３３Ｖの信号が入来する。端子３０
はエンハンスメント型ＦＥＴ（を界効果トランジスタ）
Ｑｌのゲートに接続され、ＦＥＴＱ、のドレインはデイ
プリージョン型ＦＥＴＱ２のゲート及びソースと、エン
ハンスメント型ＦＥＴＱ、のゲートに接続されており、
ＦＥＴＱ３のソースはデイプリージョン型ＦＥＴＱ、の
ドレインと接続されている。Ｆ Ｅ、Ｔ Ｑ ｌのソー
スとＦＥＴＱ、のソース及びゲートには電圧−１，７Ｖ
が印加され、ＦＥＴＱＳ 、Ｑ２夫々のドレインには０
ｖ（ＧＮＤ）が印加されている。このＦＥＴＱ１〜Ｑ４
はＧａＡｓ半導体集積回路のＤＣＦＬ（ダイレクト・カ
ップルド・ＦＥＴ・ロジック）回路と同一のインバータ
３２を構成している。
インバータ３２の出力信号はＦ Ｅ Ｔ Ｑ ２のソー
スからＤＦＣＬ回路のインバータ３３を構成するハンス
メント型ＦＥＴＱ、のゲートに接続され、Ｆ Ｅ Ｔ
Ｑ ｓのドレインはデイプリージョン型ＦＥＴＱ、のゲ
ート及びソースと、エンハンスメント型ＦＥＴＱ、のゲ
ートに接続されており、ＦＥＴＱ７のソースはデイプリ
ージョン型ＦＥＴＱ、のドレインと接続されている。Ｆ
ＥＴＱＳのソースとＦＥＴＱ、のソース及びゲートには
電圧−１，５■が印加され、ＦＥＴＱＳ 、Ｑｖ夫々の
ドレインにはＯｖ （ＧＮＤ）が印加されている。イン
バータ３３のＦ Ｅ Ｔ Ｑ ？のソースは端子３４を
介して後続のＧａＡｓ半導体集積回路に接続されている
。
スからＤＦＣＬ回路のインバータ３３を構成するハンス
メント型ＦＥＴＱ、のゲートに接続され、Ｆ Ｅ Ｔ
Ｑ ｓのドレインはデイプリージョン型ＦＥＴＱ、のゲ
ート及びソースと、エンハンスメント型ＦＥＴＱ、のゲ
ートに接続されており、ＦＥＴＱ７のソースはデイプリ
ージョン型ＦＥＴＱ、のドレインと接続されている。Ｆ
ＥＴＱＳのソースとＦＥＴＱ、のソース及びゲートには
電圧−１，５■が印加され、ＦＥＴＱＳ 、Ｑｖ夫々の
ドレインにはＯｖ （ＧＮＤ）が印加されている。イン
バータ３３のＦ Ｅ Ｔ Ｑ ？のソースは端子３４を
介して後続のＧａＡｓ半導体集積回路に接続されている
。
ここでインバータ３２の低電圧側の電源は電圧−１，７
Ｖとされているため、インバータ３２の出力信号はＨレ
ベルが一〇、７Ｖ、Ｌレベルが−１，７Ｖ、閾値レベル
が−１，ＩＶにシフトされる。またインバータ３２の出
力信号を供給されるインバータ３３の低電圧側の電源は
ＧａＡｓ半導体集積回路と同一の電圧−１，５Ｖとされ
ており、端子３４より出力される信号はＨレベルが−０
，７Ｖ、Ｌレベルが−１，５Ｖ、閾値レベルが−１，０
５Ｖとなり、ＧａＡｓ半導体集積回路の信号レベルと同
一である。
Ｖとされているため、インバータ３２の出力信号はＨレ
ベルが一〇、７Ｖ、Ｌレベルが−１，７Ｖ、閾値レベル
が−１，ＩＶにシフトされる。またインバータ３２の出
力信号を供給されるインバータ３３の低電圧側の電源は
ＧａＡｓ半導体集積回路と同一の電圧−１，５Ｖとされ
ており、端子３４より出力される信号はＨレベルが−０
，７Ｖ、Ｌレベルが−１，５Ｖ、閾値レベルが−１，０
５Ｖとなり、ＧａＡｓ半導体集積回路の信号レベルと同
一である。
第２図は本発明回路の第２実施例の回路図を示す。この
回路はＧａＡｓ半導体集積回路内に設けられる。
回路はＧａＡｓ半導体集積回路内に設けられる。
同図中、端子４０にはＥＣＬ回路のドライバ４１の出力
するＨレベルが−０，９Ｖ、Ｌレベルが−１，７５Ｖ、
閾値レベルか−１，３３Ｖの信号か入来する。端子４０
はエンハンスメント型ＦＥＴＱ、のゲートに接続され、
ＦＥＴＱ、のソースはデイプリージョン型ＦＥＴＱ、。
するＨレベルが−０，９Ｖ、Ｌレベルが−１，７５Ｖ、
閾値レベルか−１，３３Ｖの信号か入来する。端子４０
はエンハンスメント型ＦＥＴＱ、のゲートに接続され、
ＦＥＴＱ、のソースはデイプリージョン型ＦＥＴＱ、。
のドレインに接続されている。ＦＥＴＱ、のドレインに
は０ｖ（ＧＮＤ）が印加され、ＦＥＴＱ、、のゲート及
びソースには−２，ＯＶが印加されティる。ＦＥＴＱ、
、Ｑ、、はソースフォロア回路４１を構成している。
は０ｖ（ＧＮＤ）が印加され、ＦＥＴＱ、、のゲート及
びソースには−２，ＯＶが印加されティる。ＦＥＴＱ、
、Ｑ、、はソースフォロア回路４１を構成している。
ソースフォロア回路４１の出力信号はＦＥＴＱ、のソー
スからトランジスタサイズが他の全てのＰＥＴに対して
２倍とされたエンハンスメント型ＦＥＴＱ、、のゲート
に接続され、ＦＥＴＱ、、のドレインはデイプリージョ
ン型ＦＥＴＱ、、のゲート及びソースと、エンハンスメ
ント型ＦＥＴＱ、２のゲートに接続されており、ＦＥＴ
Ｑ、、のソースはデイプリージョン型ＦＥＴＱ、、のト
レインと接続されている。ＦＥＴＱ、、のソースには電
圧−２、ＯＶが印加され、ＦＥＴＱ、、のソース及びゲ
ートニハ電圧−１，５Ｖか印加され、ＦＥＴＱ、、。
スからトランジスタサイズが他の全てのＰＥＴに対して
２倍とされたエンハンスメント型ＦＥＴＱ、、のゲート
に接続され、ＦＥＴＱ、、のドレインはデイプリージョ
ン型ＦＥＴＱ、、のゲート及びソースと、エンハンスメ
ント型ＦＥＴＱ、２のゲートに接続されており、ＦＥＴ
Ｑ、、のソースはデイプリージョン型ＦＥＴＱ、、のト
レインと接続されている。ＦＥＴＱ、、のソースには電
圧−２、ＯＶが印加され、ＦＥＴＱ、、のソース及びゲ
ートニハ電圧−１，５Ｖか印加され、ＦＥＴＱ、、。
Ｑ ｌ夫々のドレインにはＯｖ （ＧＮＤ）が印加され
ている。このＦＥＴＱ、、 〜Ｑ、、はＧａ−Ａｓ半導
体集積回路のＤＣＦＬ回路と同一のインバータ４３を構
成している。
ている。このＦＥＴＱ、、 〜Ｑ、、はＧａ−Ａｓ半導
体集積回路のＤＣＦＬ回路と同一のインバータ４３を構
成している。
インバータ４３の出力信号はＦＥＴＱ、、のソースから
ＤＣＦＬ回路のインバータ４４を構成するハンスメント
型ＦＥＴＱｌｓのゲートに接続され、ＦＥＴＱｌｇのド
レインはデイプリージョン型ＦＥＴＱ、、のゲート及び
ソースと、エンハンスメント型ＦＥＴＱ、７のゲートに
接続されており、ＦＥＴＱ １７のソースはデイプリー
ジョン型ＦＥＴＱ、、のトレインと接続されている。Ｆ
ＥＴＱＩａのソースとＦＥＴＱ、、のソース及びゲート
には電圧−１，５Ｖか印加され、ＦＥＴＱｌ−、Ｑｌを
夫々のドレインには０ｖ（ＧＮＤ）か印加されている。
ＤＣＦＬ回路のインバータ４４を構成するハンスメント
型ＦＥＴＱｌｓのゲートに接続され、ＦＥＴＱｌｇのド
レインはデイプリージョン型ＦＥＴＱ、、のゲート及び
ソースと、エンハンスメント型ＦＥＴＱ、７のゲートに
接続されており、ＦＥＴＱ １７のソースはデイプリー
ジョン型ＦＥＴＱ、、のトレインと接続されている。Ｆ
ＥＴＱＩａのソースとＦＥＴＱ、、のソース及びゲート
には電圧−１，５Ｖか印加され、ＦＥＴＱｌ−、Ｑｌを
夫々のドレインには０ｖ（ＧＮＤ）か印加されている。
インバータ４４のＦＥＴＱ、？のソースは端子４５を介
して後続のＧａＡｓ半導体集積回路に接続されている。
して後続のＧａＡｓ半導体集積回路に接続されている。
ここで、ソースフォロア回路４２の低電圧側の電源は−
２，ＯＶとされ、またインバータ４３のＦＥＴＱ、、の
印加電圧は−２，ＯＶ、ＦＥＴＱ、ｆｆの印加電圧は−
１，５Ｖとされているために、インバータ４３の出力信
号はＨレベルが−０，７Ｖ、Ｌレベルが−１，５Ｖ、閾
値レベルが−１，０５Ｖにシフトされる。またインバー
タ４３の出力信号を供給されるインバータ４４の低電圧
側の電源はＧａＡｓ半導体集積回路と同一の電圧−１，
５Ｖとされており、端子３４より出力される信号はＨレ
ベルが−０，７Ｖ、Ｌレベルが−１，５Ｖ、閾値レベル
が−１，０５Ｖとなり、ＧａＡｓ半導体集積回路の信号
レベルと同一である。
２，ＯＶとされ、またインバータ４３のＦＥＴＱ、、の
印加電圧は−２，ＯＶ、ＦＥＴＱ、ｆｆの印加電圧は−
１，５Ｖとされているために、インバータ４３の出力信
号はＨレベルが−０，７Ｖ、Ｌレベルが−１，５Ｖ、閾
値レベルが−１，０５Ｖにシフトされる。またインバー
タ４３の出力信号を供給されるインバータ４４の低電圧
側の電源はＧａＡｓ半導体集積回路と同一の電圧−１，
５Ｖとされており、端子３４より出力される信号はＨレ
ベルが−０，７Ｖ、Ｌレベルが−１，５Ｖ、閾値レベル
が−１，０５Ｖとなり、ＧａＡｓ半導体集積回路の信号
レベルと同一である。
このようにＤＣＦＬ構成の第１．第２のインバータ３２
．３３又はソースフォロア回路４２と第３．第２のイン
バータ４３．４４で信号レベルを順次シフトしてＧａＡ
ｓ半導体集積回路の信号レベルとするため、回路を構成
するトランジスタ数が減少し、遅延時間が小さくなる。
．３３又はソースフォロア回路４２と第３．第２のイン
バータ４３．４４で信号レベルを順次シフトしてＧａＡ
ｓ半導体集積回路の信号レベルとするため、回路を構成
するトランジスタ数が減少し、遅延時間が小さくなる。
上述の如く、本発明の信号レベル変換回路によれば、回
路を構成するトランジスタ数が減少し、かつ遅延時間か
小さくて済み、実用上きわめて有用である。
路を構成するトランジスタ数が減少し、かつ遅延時間か
小さくて済み、実用上きわめて有用である。
第１図、第２図夫々は本発明回路の各実施例の回路図、
第３図は従来回路の回路構成図である。
図において、
３２．３３．４３．４４はインバータ、４２はソースフ
ォロア回路、 Ｑ、〜Ｑ ＋ｓはＦＥＴ を示す。 特許呂願大 富 士 通 株式会社
ォロア回路、 Ｑ、〜Ｑ ＋ｓはＦＥＴ を示す。 特許呂願大 富 士 通 株式会社
Claims (2)
- （１）エミッタ・カップルド・デバイス回路の出力する
第１の信号レベルをガリウム・ヒ素半導体集積回路に入
力する第２の信号レベルに変換する信号レベル変換回路
において、ダイレクト・カップルド・ＦＥＴ・ロジック
構成で低電圧側の電源電圧が該ガリウム・ヒ素半導体集
積回路の低電圧側の電源電圧より低くされており、該第
１の信号レベルの信号を供給されて反転する第１のイン
バータ（３２）と、 ダイレクト・カップルド・ＦＥＴ・ロジック構成で電源
電圧が該ガリウム・ヒ素半導体集積回路の電源電圧と同
一とされており、該第１のインバータの出力信号を反転
して第２の信号レベルとし該ガリウム・ヒ素半導体集積
回路に供給する第２のインバータ（３３）とを有するこ
とを特徴とする信号レベル変換回路。 - （２）エミッタ・カップルド・デバイス回路の出力する
第１の信号レベルをガリウム・ヒ素半導体集積回路に入
力する第２の信号レベルに変換する信号レベル変換回路
において、低電圧側の電源電圧が該ガリウム・ヒ素半導
体集積回路の低電圧側の電源電圧より低くされており、
該第１の信号レベルの信号を供給されるソースフォロア
回路（４２）と、 ダイレクト・カップルド・ＦＥＴ・ロジック構成で入力
段の低電圧側の電源電圧が該ソースフォロア回路の低電
圧側の電源電圧と同一とされた第３のインバータ（４３
）と、 ダイレクト・カップルド・ＦＥＴ・ロジック構成で電源
電圧が該ガリウム・ヒ素半導体集積回路の電源電圧と同
一とされており、該第１のインバータの出力信号を反転
して該ガリウム・ヒ素半導体集積回路に供給する第２の
インバータ（４４）とを有することを特徴とする信号レ
ベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306652A JPH04178016A (ja) | 1990-11-13 | 1990-11-13 | 信号レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306652A JPH04178016A (ja) | 1990-11-13 | 1990-11-13 | 信号レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04178016A true JPH04178016A (ja) | 1992-06-25 |
Family
ID=17959691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2306652A Pending JPH04178016A (ja) | 1990-11-13 | 1990-11-13 | 信号レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04178016A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005060102A1 (ja) * | 2003-12-18 | 2005-06-30 | Nikon Corporation | レベルシフト回路、並びに、これを用いたアクチュエータ装置及び光スイッチシステム |
-
1990
- 1990-11-13 JP JP2306652A patent/JPH04178016A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005060102A1 (ja) * | 2003-12-18 | 2005-06-30 | Nikon Corporation | レベルシフト回路、並びに、これを用いたアクチュエータ装置及び光スイッチシステム |
| US7427877B2 (en) | 2003-12-18 | 2008-09-23 | Nikon Corporation | Level shift circuit, and actuator apparatus and optical switch system using same |
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