JPH04179166A - 絶縁ゲート半導体装置およびその製造方法 - Google Patents
絶縁ゲート半導体装置およびその製造方法Info
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- JPH04179166A JPH04179166A JP2302418A JP30241890A JPH04179166A JP H04179166 A JPH04179166 A JP H04179166A JP 2302418 A JP2302418 A JP 2302418A JP 30241890 A JP30241890 A JP 30241890A JP H04179166 A JPH04179166 A JP H04179166A
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- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/834—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising FinFETs
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- H10D86/215—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI comprising FinFETs
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- H10D87/00—Integrated devices comprising both bulk components and either SOI or SOS components on the same substrate
Landscapes
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電力用半導体装置に係り、特に低損失でかつ高
周波特性を得るのに好適な絶縁ゲート半導体装置に関す
る。
周波特性を得るのに好適な絶縁ゲート半導体装置に関す
る。
従来、低損失でかつ高周波特性を得るのに好適な絶縁ゲ
ー（−型電界効果１〜ランジスタ（ＭＯＳＦ″ＥＴ）に
ついては、１９８９年、アイ、デイ、イー、エム。
ー（−型電界効果１〜ランジスタ（ＭＯＳＦ″ＥＴ）に
ついては、１９８９年、アイ、デイ、イー、エム。
３４．５ （ＩＥＤＭ’ ８９．−３４．５）において
論じらでいる。
論じらでいる。
この構造は、絶縁膜」二に形成した基板にほぼ垂直な半
導体層にチャネルを設け、チャネルを流れる電流の方向
を基板の表面とほぼ平行としたＭ ＯＳ Ｆ Ｅ Ｔと
し、半導体層の高さを高くすることにより、チャネル幅
を増大して大電流化を図っている。
導体層にチャネルを設け、チャネルを流れる電流の方向
を基板の表面とほぼ平行としたＭ ＯＳ Ｆ Ｅ Ｔと
し、半導体層の高さを高くすることにより、チャネル幅
を増大して大電流化を図っている。
上記従来技術では、さらに大電流で動作する、つまり低
損失な構造を得るのには限度が有り、また放熱について
配慮されておらず、そのＭ ＯＳ Ｆ Ｅ Ｔを低損失
化し、かつ信頼性を維持する上で問題かあった。
損失な構造を得るのには限度が有り、また放熱について
配慮されておらず、そのＭ ＯＳ Ｆ Ｅ Ｔを低損失
化し、かつ信頼性を維持する上で問題かあった。
本発明の目的は低損失でかつ高信頼性を有する低オン抵
抗ＭＯ３ＦＥＴを提供することにある。
抗ＭＯ３ＦＥＴを提供することにある。
上記目的は、複数個のチャネル領域を形成する半導体層
を相互に接続し、ソースもしくはドレイン電極に隣接し
て配置することにより、達成される。
を相互に接続し、ソースもしくはドレイン電極に隣接し
て配置することにより、達成される。
複数個のチャネル領域を形成する半導体層を相互に接続
し、ソースもしくはドレイン電極に瞬接して配置するこ
とにより、実装密度と信頼性が向上し、また、ソース、
ドレイン電極から放熱できる。それによって、ＭＯＳＦ
ＥＴは、オン抵抗が低減でき、かつ放熱性が格段に向上
できると共に高信頼化が達成出来る。
し、ソースもしくはドレイン電極に瞬接して配置するこ
とにより、実装密度と信頼性が向上し、また、ソース、
ドレイン電極から放熱できる。それによって、ＭＯＳＦ
ＥＴは、オン抵抗が低減でき、かつ放熱性が格段に向上
できると共に高信頼化が達成出来る。
以下、本発明の一実施例を第１図により説明する。第１
図（ａ）はＭＯＳＦＥＴの平面図、（ｂ）はそのＡ−Ａ
’断面構造図、（ｃ）はＢ−Ｂ′断面構造図である。１
０は抵抗率が］ＯΩ・ＣＩｌｌのｐ形半導体基板、２０
は厚さが１μｍの熱酸化膜、３０は多結晶シリコンのメ
ツシュ状のゲート電極、１００は高さが０．４μｍ、幅
が０．２μｍのメツシュ状のｐ形半導体層、４０は高濃
度ｎ形ソース領域、５０は高濃度■１形トレイン領域、
６０は厚さが２ Ｏｎ ＋ｎのゲート酸化膜、／１．１
．５１はそれぞれソース、ドレイン電極、３１はゲート
取り出し電極、４２．５２はそれぞれソース、ドレイン
コンタタＩ〜電極である。また７０はポリイミド樹脂膜
で１層間保護膜として用いている。
図（ａ）はＭＯＳＦＥＴの平面図、（ｂ）はそのＡ−Ａ
’断面構造図、（ｃ）はＢ−Ｂ′断面構造図である。１
０は抵抗率が］ＯΩ・ＣＩｌｌのｐ形半導体基板、２０
は厚さが１μｍの熱酸化膜、３０は多結晶シリコンのメ
ツシュ状のゲート電極、１００は高さが０．４μｍ、幅
が０．２μｍのメツシュ状のｐ形半導体層、４０は高濃
度ｎ形ソース領域、５０は高濃度■１形トレイン領域、
６０は厚さが２ Ｏｎ ＋ｎのゲート酸化膜、／１．１
．５１はそれぞれソース、ドレイン電極、３１はゲート
取り出し電極、４２．５２はそれぞれソース、ドレイン
コンタタＩ〜電極である。また７０はポリイミド樹脂膜
で１層間保護膜として用いている。
次に、本構造の動作原理を明らかにするために、Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ主要部の鳥敞図を第２図に示す。
Ｓ Ｆ Ｅ Ｔ主要部の鳥敞図を第２図に示す。
］０の半導体基板上に、２０の熱酸化膜を介して形成さ
れた１００のｐ形半導体層がＭ ＯＳ Ｆ Ｅ Ｔのい
わゆるベース層となる。そのベース層に、６０のゲート
酸化膜を介して、３０のゲート電極に電圧を印加するこ
とにより、チャネルを形成し、ソース、トレイン間の電
流を制御する。
れた１００のｐ形半導体層がＭ ＯＳ Ｆ Ｅ Ｔのい
わゆるベース層となる。そのベース層に、６０のゲート
酸化膜を介して、３０のゲート電極に電圧を印加するこ
とにより、チャネルを形成し、ソース、トレイン間の電
流を制御する。
本構造の特徴は、複数個のチャネル領域を形成する半導
体層を相互に接続し、ソースもしくはドレイン電極に隣
接して配置しているので実装密度が向上し、また、ソー
ス、ドレイン電極から放熱できることである。その結果
、単位面積当たりのオン抵抗が低減出来、熱的破壊強度
更に信頼性が、従来例に比べて格段に向上した。また本
構造はドレイン−ソース間の接合容量も小さいので、高
周波特性も優れている。
体層を相互に接続し、ソースもしくはドレイン電極に隣
接して配置しているので実装密度が向上し、また、ソー
ス、ドレイン電極から放熱できることである。その結果
、単位面積当たりのオン抵抗が低減出来、熱的破壊強度
更に信頼性が、従来例に比べて格段に向上した。また本
構造はドレイン−ソース間の接合容量も小さいので、高
周波特性も優れている。
本実施例によれば、０．５ｍｎロチツブのパワーＭＯ８
ＦＥＴにおいて、トレイン耐圧が８Ｖ、オン抵抗がＬｏ
ｏｍΩ、カットオフ周波数が１０Ｇ Ｈｚが得られた。
ＦＥＴにおいて、トレイン耐圧が８Ｖ、オン抵抗がＬｏ
ｏｍΩ、カットオフ周波数が１０Ｇ Ｈｚが得られた。
次に本発明の他の実施例を第３図を用いて説明する。
第３図（ａ）はＭＯＳＦＥＴの平面図、（ｂ）はそのＡ
−Ａ’断面構造図、（ｅ）はＢ−Ｂ’断面構造図である
。ここでは、１１が抵抗率０．ｏ１Ω・ａｎ のｎ形半
導体基板で、１．２がソース領域と接続されているｎ影
領域である。またソース電極４３が基板裏面に配置され
、ドレイン電極５３が表面全面に配置されている。その
他は第１図とほぼ同様である。
−Ａ’断面構造図、（ｅ）はＢ−Ｂ’断面構造図である
。ここでは、１１が抵抗率０．ｏ１Ω・ａｎ のｎ形半
導体基板で、１．２がソース領域と接続されているｎ影
領域である。またソース電極４３が基板裏面に配置され
、ドレイン電極５３が表面全面に配置されている。その
他は第１図とほぼ同様である。
本構造の特徴は、ソース電極が基板裏面に、ドレイン電
極が表面全面に配置されていることである。その結果、
チャネルで発生した熱の発散が容易であり、熱的破壊強
度が、従来例に比へて格段に向」ニした。また本構造は
ソースのインダクタンスが小さいので、高周波特性も優
れている。
極が表面全面に配置されていることである。その結果、
チャネルで発生した熱の発散が容易であり、熱的破壊強
度が、従来例に比へて格段に向」ニした。また本構造は
ソースのインダクタンスが小さいので、高周波特性も優
れている。
次に本発明の他の実施例を第４図を用いて説明する。
第４図はＭＯＳＦＥＴの断面構造図である。ここでは、
１０が抵抗率］ＯΩ・ｃｍのｐ形半導体基板で、５５が
不純物濃度が１． Ｘ ｉ Ｏ”／ｃａ３程度の低濃度
ドレイン領域である。その他は第１−図とほぼ同様であ
る。
１０が抵抗率］ＯΩ・ｃｍのｐ形半導体基板で、５５が
不純物濃度が１． Ｘ ｉ Ｏ”／ｃａ３程度の低濃度
ドレイン領域である。その他は第１−図とほぼ同様であ
る。
本構造の特徴は、低濃度ドレイン領域を有していること
である。その結果、ドレイン耐圧が１５Ｖに向上した。
である。その結果、ドレイン耐圧が１５Ｖに向上した。
次に本発明の他の実施例を第５図を用いて説明する。図
はＭＯＳＦＥＴの主要部の断面図である。
はＭＯＳＦＥＴの主要部の断面図である。
ここでは、ソース電極４５がゲート電極３０及び絶縁膜
７０を介して低濃度トレイン領域５５を覆う構造となっ
て、ゲート電極端近傍の低濃度ドレイン領域の電界集中
を緩和している。その結果、他の特性の低下を最小に抑
えて、トレイン耐圧の向上が図れた。
７０を介して低濃度トレイン領域５５を覆う構造となっ
て、ゲート電極端近傍の低濃度ドレイン領域の電界集中
を緩和している。その結果、他の特性の低下を最小に抑
えて、トレイン耐圧の向上が図れた。
本実施例では、０．５ｍｍロチツブのパワーＭＯＳＦＥ
Ｔにおいて、ドレイン耐圧が２０Ｖ。
Ｔにおいて、ドレイン耐圧が２０Ｖ。
オン抵抗が１５０ｍΩＺが得られた。
次に本発明の他の実施例を第６図を用いて説明する。図
は出力段に第１図のパワーＭＯ８ＦＥＴを有するインテ
リジェント・ドライバＬＳＩのブロック図である。２０
１が入出力制御部、２０２がコンピュータ部、２０３が
不揮発性のメモリ部、２０４がＨブリッジ構成のパワー
ＭＯＳドライバ部、２０５が各種保護機能部である。こ
れらの各機能部は同一チップ上に配置されているが、そ
れぞれのデバイスは第１図で示したように絶縁膜で分離
されているため、相互干渉による雑音の問題が発生しな
い。
は出力段に第１図のパワーＭＯ８ＦＥＴを有するインテ
リジェント・ドライバＬＳＩのブロック図である。２０
１が入出力制御部、２０２がコンピュータ部、２０３が
不揮発性のメモリ部、２０４がＨブリッジ構成のパワー
ＭＯＳドライバ部、２０５が各種保護機能部である。こ
れらの各機能部は同一チップ上に配置されているが、そ
れぞれのデバイスは第１図で示したように絶縁膜で分離
されているため、相互干渉による雑音の問題が発生しな
い。
このチップを、磁気ディスクの小型モータ制御装置用と
して用いたところ、動作周波数２０Ｋｌｌｚで出力５Ｗ
、効率９５％が得られた。また過電圧。
して用いたところ、動作周波数２０Ｋｌｌｚで出力５Ｗ
、効率９５％が得られた。また過電圧。
過電流、過温度の動作試験に対しては、自己診断回路が
動作して素子破壊を未然に防止した。
動作して素子破壊を未然に防止した。
次に本発明の他の実施例を第７図を用いて説明する。図
は第１図の絶縁膜上に形成したＭ ＯＳ Ｆ Ｅ ｉ’
と半導体基板に形成したパワーＭＯ３ＦＥＴを有するパ
ワーＬＳＩの主要部の断面構造図である。ここでパワー
Ｍ ＯＳ Ｆ Ｅ Ｔは基板をドレインとする縦型構造
であり、１４が深さ３μｍ、表面濃度５×１０１７／ａ
Ｉ−のベース領域、４４が深さ０．３μｍ、表面濃度Ｉ
Ｘ １０”／ａｎ”のソース領域、６４が厚さ２０ｎ
ｍのゲート絶縁膜、５６が厚さ８μｍ、Ｉｌ形不純物濃
度５Ｘ１０”’／印３の低濃度ドレイン領域、５７が高
濃度ドレイン領域、４６゜５８．３４がそれぞれソース
、ドレイン、ゲートの各電極である。本構造では、高耐
圧で大電力を扱うパワーＭ ＯＳ ＦＥ Ｔと低損失で
高周波を扱うことのできるＭＯＳＦＥＴと同一チップ上
に共存することができる。
は第１図の絶縁膜上に形成したＭ ＯＳ Ｆ Ｅ ｉ’
と半導体基板に形成したパワーＭＯ３ＦＥＴを有するパ
ワーＬＳＩの主要部の断面構造図である。ここでパワー
Ｍ ＯＳ Ｆ Ｅ Ｔは基板をドレインとする縦型構造
であり、１４が深さ３μｍ、表面濃度５×１０１７／ａ
Ｉ−のベース領域、４４が深さ０．３μｍ、表面濃度Ｉ
Ｘ １０”／ａｎ”のソース領域、６４が厚さ２０ｎ
ｍのゲート絶縁膜、５６が厚さ８μｍ、Ｉｌ形不純物濃
度５Ｘ１０”’／印３の低濃度ドレイン領域、５７が高
濃度ドレイン領域、４６゜５８．３４がそれぞれソース
、ドレイン、ゲートの各電極である。本構造では、高耐
圧で大電力を扱うパワーＭ ＯＳ ＦＥ Ｔと低損失で
高周波を扱うことのできるＭＯＳＦＥＴと同一チップ上
に共存することができる。
本実施例によれば、上記パワーＭＯ５ＦＥＴはドレイン
耐圧が６０Ｖ、トレイン電流が２０Ａであり、絶縁膜上
に形成したＭ、 ＯＳ Ｆ Ｅ Ｔはドレイン耐圧が８
Ｖ、オン抵抗が１． ＯＯｍΩ、カッ１〜オフ周波数が
１． ＯＧ Ｈｚとなり、大電力で且つ高周波の扱える
複合パワーチップを製作することができた。
耐圧が６０Ｖ、トレイン電流が２０Ａであり、絶縁膜上
に形成したＭ、 ＯＳ Ｆ Ｅ Ｔはドレイン耐圧が８
Ｖ、オン抵抗が１． ＯＯｍΩ、カッ１〜オフ周波数が
１． ＯＧ Ｈｚとなり、大電力で且つ高周波の扱える
複合パワーチップを製作することができた。
次に本発明の他の実施例を説明する。第１図のＭ ＯＳ
Ｆ Ｅ Ｔでは、平面パターンとして、四角形のメツ
シュ状のものを示したが、第８図の構造についても示す
。第８図は絶縁膜」二に形成した半導体層が六角形の、
そしてゲート電極が三角形のメツシュ状の平面構造をし
ている。
Ｆ Ｅ Ｔでは、平面パターンとして、四角形のメツ
シュ状のものを示したが、第８図の構造についても示す
。第８図は絶縁膜」二に形成した半導体層が六角形の、
そしてゲート電極が三角形のメツシュ状の平面構造をし
ている。
次に本発明の他の実施例を説明する。第１図のＭＯＳＦ
ＥＴでは、ゲート電極材料として、多結晶シリコンを用
いていたが、ここではモリブデンを用いた。モリブデン
のゲート電極形成後、ソース、ドレイン領域形成のため
の砒素のイオン打ち込みを５０ｋＶ、Ｉ Ｘ １０’″
′／■２の条件で行ない保護絶縁膜形成後、９００℃の
熱処理を行なって、打ち込みイオンの不純物活性化を行
なった１１本実施例により、パワーＭＯ８ＦＥＴのカッ
トオフ周波数が２０ＧＩＩｚとなり、超高周波の扱える
チップを製作することかできた。
ＥＴでは、ゲート電極材料として、多結晶シリコンを用
いていたが、ここではモリブデンを用いた。モリブデン
のゲート電極形成後、ソース、ドレイン領域形成のため
の砒素のイオン打ち込みを５０ｋＶ、Ｉ Ｘ １０’″
′／■２の条件で行ない保護絶縁膜形成後、９００℃の
熱処理を行なって、打ち込みイオンの不純物活性化を行
なった１１本実施例により、パワーＭＯ８ＦＥＴのカッ
トオフ周波数が２０ＧＩＩｚとなり、超高周波の扱える
チップを製作することかできた。
次に本発明の他の実施例を説明する。第１図のＭ ＯＳ
ＦＥ Ｔでは、ゲート絶縁材料として、シリコン酸化
膜を用いたが、ここでは酸化タンタル膜を含む高誘電率
複合膜を用いた。その結果、電気的特性を変えないで、
ゲート絶縁膜厚を大きくできたので、ゲート絶縁破壊に
関する信頼性が１桁以上向」ニした。
ＦＥ Ｔでは、ゲート絶縁材料として、シリコン酸化
膜を用いたが、ここでは酸化タンタル膜を含む高誘電率
複合膜を用いた。その結果、電気的特性を変えないで、
ゲート絶縁膜厚を大きくできたので、ゲート絶縁破壊に
関する信頼性が１桁以上向」ニした。
以上の実施例ではｎチャネルＭＯ８ＦＥＴを例にとって
説明したが、ｐチャネル形でも同様な効果がある。また
ゲート船縁膜としてシリコン酸化膜及び酸化タンタル膜
を含む高誘電率複合膜を用いたが、他の高誘電率複合膜
、例えば酸化チタン膜やオキシティ１−ライト膜を含む
膜などでもよく、そしてゲート電極として、他の材料、
例えば、アルミニウム、タングステン、タングステンシ
リサイド、モリブデンシリサイド、およびチタンシリサ
イ１−でも本発明の思想を逸脱しない限りにおいて変更
可能である。
説明したが、ｐチャネル形でも同様な効果がある。また
ゲート船縁膜としてシリコン酸化膜及び酸化タンタル膜
を含む高誘電率複合膜を用いたが、他の高誘電率複合膜
、例えば酸化チタン膜やオキシティ１−ライト膜を含む
膜などでもよく、そしてゲート電極として、他の材料、
例えば、アルミニウム、タングステン、タングステンシ
リサイド、モリブデンシリサイド、およびチタンシリサ
イ１−でも本発明の思想を逸脱しない限りにおいて変更
可能である。
〔発明の効果〕
本発明によれば、複数個のチャネル領域が高密度に実装
できるので、電流密度が増大し、オン抵抗が低減できる
。また、ソースもしくはドレイン電極より放熱が効率良
く行なえるので、熱的破壊耐量が大きくなるという効果
がある。
できるので、電流密度が増大し、オン抵抗が低減できる
。また、ソースもしくはドレイン電極より放熱が効率良
く行なえるので、熱的破壊耐量が大きくなるという効果
がある。
第１図は本発明の一実施例で、第１図（ａ）はＭ、 Ｏ
Ｓ Ｆ Ｅ Ｔの平面図、第１図（ｂ）は第１図（ａ）
のＡ−Ａ ’縦断面図、第１図（ｃ）は第１図（ａ）の
Ｂ−Ｂ’縦断面図、第２図は第１図主要部の鳥敞図、第
３図は本発明の他の実施例で、第３図（ａ）はＭＯＳＦ
ＥＴの平面図、第３図（ｂ）はその第３図（ａ）のＡ−
Ａ’縦断面図、第３図（ｃ）は第３図（ａ）のＢ−Ｂ’
縦断面図、第４図は本発明の他の実施例のＭＯＳＦＥＴ
の主要部の縦断面図、第５図は本発明の他の実施例のＭ
ＯＳＦＥＴの主要部の縦断面図、第６図は本発明の他の
実施例のブロック図、第７図は本発明の他の実施例のＭ
ＯＳ Ｆ Ｅ Ｔの主要部の縦断面図。 さらに第８図は本発明の他の実施例のＭＯＳＦＥＴの主
要部の平面図ある。。 １０．１１ ・半道体基板、２０・・・熱酸化膜、３
０゜３１．３４・・・ゲート電極、４０．４４・・・ｎ
形ソース領域、５０．５７ 丁）形トレイン領域、６
０゜６４・・・グーｌ−絶縁膜、７０・・層間保護膜、
１００゜１４・・ｐ形ベース領域、４１，４．２，４．
３，４５゜４６・・・ソース電極、５１，５２，５３．
５８・・ド猶 ３ Ｚ くの平面図 Ｂ−Ｂ書面ＣｒＡＴＥ ＤＰΔ７１ ＳＯＩＪｇＣｌ
：／θ ５５ 消５ 図 Ｂ−Ｂ’断面
Ｓ Ｆ Ｅ Ｔの平面図、第１図（ｂ）は第１図（ａ）
のＡ−Ａ ’縦断面図、第１図（ｃ）は第１図（ａ）の
Ｂ−Ｂ’縦断面図、第２図は第１図主要部の鳥敞図、第
３図は本発明の他の実施例で、第３図（ａ）はＭＯＳＦ
ＥＴの平面図、第３図（ｂ）はその第３図（ａ）のＡ−
Ａ’縦断面図、第３図（ｃ）は第３図（ａ）のＢ−Ｂ’
縦断面図、第４図は本発明の他の実施例のＭＯＳＦＥＴ
の主要部の縦断面図、第５図は本発明の他の実施例のＭ
ＯＳＦＥＴの主要部の縦断面図、第６図は本発明の他の
実施例のブロック図、第７図は本発明の他の実施例のＭ
ＯＳ Ｆ Ｅ Ｔの主要部の縦断面図。 さらに第８図は本発明の他の実施例のＭＯＳＦＥＴの主
要部の平面図ある。。 １０．１１ ・半道体基板、２０・・・熱酸化膜、３
０゜３１．３４・・・ゲート電極、４０．４４・・・ｎ
形ソース領域、５０．５７ 丁）形トレイン領域、６
０゜６４・・・グーｌ−絶縁膜、７０・・層間保護膜、
１００゜１４・・ｐ形ベース領域、４１，４．２，４．
３，４５゜４６・・・ソース電極、５１，５２，５３．
５８・・ド猶 ３ Ｚ くの平面図 Ｂ−Ｂ書面ＣｒＡＴＥ ＤＰΔ７１ ＳＯＩＪｇＣｌ
：／θ ５５ 消５ 図 Ｂ−Ｂ’断面
Claims (1)
- 【特許請求の範囲】 １、基板上にソース電極とドレイン電極とを設け、さら
に該ソース電極及びドレイン電極間にチャネルと、該チ
ャネルに絶縁膜を介して、電界効果を及ぼすゲート電極
とを設け、上記チャネルは、少なくともその一部分が基
板にほぼ垂直な半導体層に設けられ、上記チャネルを流
れる電流の方向は基板とほぼ平行である電界効果トラン
ジスタを有する半導体装置において、上記ソースもしく
はドレイン電極に隣接して複数個のチャネル層が配置さ
れたことを特徴とする絶縁ゲート半導体装置。 ２、請求範囲第１項において、ソースもしくはドレイン
電極が裏面より取り出されたことを特徴とする絶縁ゲー
ト半導体装置。 ３、請求範囲第１項において、ドレーン−ゲート間の半
導体部分にドレイン低濃度不純物層を有することを特徴
とする絶縁ゲート半導体装置。 ４、請求範囲第３項記載の半導体装置において、ドレイ
ン低濃度不純物層のゲート端近傍が絶縁膜を介してゲー
トもしくはソース電極で覆われたことを特徴とする絶縁
ゲート半導体装置。 ５、請求範囲第１項記載の半導体装置と、基板中に形成
された集積回路とが、同一チップ上に形成されたことを
特徴とする絶縁ゲート半導体装置。 ６、１ＧＨｚ以上の高周波増幅器用途に用いられること
を特徴とする請求範囲第１項記載の絶縁ゲート半導体装
置。 ７、請求範囲第１項において、ゲート電極が８００℃以
上の高融点温度の金属材料を含むことを特徴とする絶縁
ゲート半導体装置。 ８、請求範囲第１項において、ゲート絶縁膜が比誘電率
が４以上の物質を含むことを特徴とする絶縁ゲート半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2302418A JPH04179166A (ja) | 1990-11-09 | 1990-11-09 | 絶縁ゲート半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2302418A JPH04179166A (ja) | 1990-11-09 | 1990-11-09 | 絶縁ゲート半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04179166A true JPH04179166A (ja) | 1992-06-25 |
Family
ID=17908680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2302418A Pending JPH04179166A (ja) | 1990-11-09 | 1990-11-09 | 絶縁ゲート半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04179166A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6693324B2 (en) * | 1996-04-26 | 2004-02-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a thin film transistor and manufacturing method thereof |
| JP2005136376A (ja) * | 2003-10-31 | 2005-05-26 | Hynix Semiconductor Inc | 半導体素子のトランジスタおよびその形成方法 |
| EP1805795A4 (en) * | 2004-10-18 | 2010-10-06 | Ibm | FINLAND-INTEGRATED PLANAR SUBSTRATE COMPONENTS AND MANUFACTURING METHOD |
| WO2012018789A1 (en) * | 2010-08-02 | 2012-02-09 | Advanced Micro Devices, Inc. | Integrated fin-based field effect transistor (finfet) and method of fabrication of same |
-
1990
- 1990-11-09 JP JP2302418A patent/JPH04179166A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6693324B2 (en) * | 1996-04-26 | 2004-02-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a thin film transistor and manufacturing method thereof |
| JP2005136376A (ja) * | 2003-10-31 | 2005-05-26 | Hynix Semiconductor Inc | 半導体素子のトランジスタおよびその形成方法 |
| EP1805795A4 (en) * | 2004-10-18 | 2010-10-06 | Ibm | FINLAND-INTEGRATED PLANAR SUBSTRATE COMPONENTS AND MANUFACTURING METHOD |
| WO2012018789A1 (en) * | 2010-08-02 | 2012-02-09 | Advanced Micro Devices, Inc. | Integrated fin-based field effect transistor (finfet) and method of fabrication of same |
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