JPH11266018A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11266018A JPH11266018A JP10065759A JP6575998A JPH11266018A JP H11266018 A JPH11266018 A JP H11266018A JP 10065759 A JP10065759 A JP 10065759A JP 6575998 A JP6575998 A JP 6575998A JP H11266018 A JPH11266018 A JP H11266018A
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】横型ＩＧＢＴのオン電流を大きくする。
【解決手段】ｎ- 型ドリフト層３３の表面内にはｎ型バ
ッファ層３４及びｐ型ベース層３５が形成される。ｎ型
バッファ層３４表面内にはｐ+ 型ドレイン層３６が形成
される。ｐ型ベース層３５の表面内にはｎ+ 型ソース層
３７及びｐ+ 型コンタクト層３８が形成される。ｎ+ 型
ソース層３７とｎ- 型ドリフト層３３とで挟まれたｐ型
ベース層３５の表面に対向するように、ゲート絶縁膜４
１を介してメインゲート電極４２が配設される。メイン
ゲート電極４２の下でｐ型ベース層３５を挟んでｎ+ 型
ソース層３７と対向するように、ｎ- 型ドリフト層３３
の表面内にｎ型中継層５１が形成される。ｎ型中継層５
１は、ｎ- 型ドリフト層３３からｐ型ベース層３５に亘
って延在する。ｎ型中継層５１を設けることにより、チ
ャネル抵抗が小さくなる。
ッファ層３４及びｐ型ベース層３５が形成される。ｎ型
バッファ層３４表面内にはｐ+ 型ドレイン層３６が形成
される。ｐ型ベース層３５の表面内にはｎ+ 型ソース層
３７及びｐ+ 型コンタクト層３８が形成される。ｎ+ 型
ソース層３７とｎ- 型ドリフト層３３とで挟まれたｐ型
ベース層３５の表面に対向するように、ゲート絶縁膜４
１を介してメインゲート電極４２が配設される。メイン
ゲート電極４２の下でｐ型ベース層３５を挟んでｎ+ 型
ソース層３７と対向するように、ｎ- 型ドリフト層３３
の表面内にｎ型中継層５１が形成される。ｎ型中継層５
１は、ｎ- 型ドリフト層３３からｐ型ベース層３５に亘
って延在する。ｎ型中継層５１を設けることにより、チ
ャネル抵抗が小さくなる。
Description
【０００１】
【発明の属する技術分野】本発明は、オン抵抗を改善し
たＩＧＢＴ（Insulated Gate Bipolar Transistor ）や
高耐圧ＭＯＳＦＥＴ等の半導体装置に関する。
たＩＧＢＴ（Insulated Gate Bipolar Transistor ）や
高耐圧ＭＯＳＦＥＴ等の半導体装置に関する。
【０００２】
【従来の技術】絶縁ゲート型の高耐圧半導デバイスとし
て高耐圧ＭＯＳＦＥＴやＩＧＢＴがある。これらのデバ
イスは電圧制御であるためにゲート回路が構成しやす
く、インバータやスイッチング電源などのパワーエレク
トロニクスの分野で多く利用されている。特に、ＩＧＢ
Ｔは、ＭＯＳＦＥＴの高速スイッチング特性とバイポー
ラトランジスタの高出力特性とを兼ね備えたパワーデバ
イスである。また、高集積化に有利な横型ＩＧＢＴは、
パワーＩＣの出力デバイスとしてよく用いられる。出力
デバイスを複数備えたパワーＩＣは、誘電体分離に有利
なＳＯＩ（Semiconductor On Insulator）基板を用いて
作られることが多い。
て高耐圧ＭＯＳＦＥＴやＩＧＢＴがある。これらのデバ
イスは電圧制御であるためにゲート回路が構成しやす
く、インバータやスイッチング電源などのパワーエレク
トロニクスの分野で多く利用されている。特に、ＩＧＢ
Ｔは、ＭＯＳＦＥＴの高速スイッチング特性とバイポー
ラトランジスタの高出力特性とを兼ね備えたパワーデバ
イスである。また、高集積化に有利な横型ＩＧＢＴは、
パワーＩＣの出力デバイスとしてよく用いられる。出力
デバイスを複数備えたパワーＩＣは、誘電体分離に有利
なＳＯＩ（Semiconductor On Insulator）基板を用いて
作られることが多い。
【０００３】一方、パワーＩＣで大きな電流を扱うとき
問題となるのが高耐圧出力デバイスの電流容量である。
現在ＳＯＩ基板を用いた５００ＶクラスのパワーＩＣの
出力デバイスとしては１Ａのものが開発されている。し
かし、大電流を扱おうとすると、出力デバイスの面積を
必要な電流容量に比例して大きくする必要がある。例え
ば、５Ａを扱おうとすると出力デバイスの面積が５倍に
もなり、チップが肥大化してしまう。これを避けるため
には、単位面積当たりの電流密度をあげてチップサイズ
を小さくする必要がある。
問題となるのが高耐圧出力デバイスの電流容量である。
現在ＳＯＩ基板を用いた５００ＶクラスのパワーＩＣの
出力デバイスとしては１Ａのものが開発されている。し
かし、大電流を扱おうとすると、出力デバイスの面積を
必要な電流容量に比例して大きくする必要がある。例え
ば、５Ａを扱おうとすると出力デバイスの面積が５倍に
もなり、チップが肥大化してしまう。これを避けるため
には、単位面積当たりの電流密度をあげてチップサイズ
を小さくする必要がある。
【０００４】しかしながら、高耐圧ＭＯＳＦＥＴやＩＧ
ＢＴは、電子の注入が十分でなく、電流密度を大きくで
きないという問題がある。
ＢＴは、電子の注入が十分でなく、電流密度を大きくで
きないという問題がある。
【０００５】
【発明が解決しようとする課題】上述の如く、パワーデ
バイスである高耐圧ＭＯＳＦＥＴやＩＧＢＴは、絶縁ゲ
ート駆動でゲート回路を構成しやすいため、パワーエレ
クトロニクスの分野で多く利用されているが、電流密度
を大きくできないという問題がある。
バイスである高耐圧ＭＯＳＦＥＴやＩＧＢＴは、絶縁ゲ
ート駆動でゲート回路を構成しやすいため、パワーエレ
クトロニクスの分野で多く利用されているが、電流密度
を大きくできないという問題がある。
【０００６】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、電流密度を大きくでき
る絶縁ゲート駆動高耐圧半導体装置を提供することにあ
る。
ので、その目的とするところは、電流密度を大きくでき
る絶縁ゲート駆動高耐圧半導体装置を提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明の第１の視点は、
高抵抗の半導体活性層を用いて形成された第１導電型の
ドリフト層と、前記ドリフト層の表面に形成された第１
または第２導電型のドレイン層と、前記ドリフト層の表
面に形成された第２導電型のベース層と、前記ベース層
の表面に形成された第１導電型のソース層と、前記ドレ
イン層にコンタクトするドレイン電極と、前記ソース層
及び前記ベース層にコンタクトするソース電極と、前記
ソース層と前記ドリフト層とで挟まれた、前記ドレイン
層側に位置する前記ベース層の表面に対してゲート絶縁
膜を介して対向するメインゲート電極と、を具備する半
導体装置において、前記メインゲート電極の下で前記ベ
ース層を挟んで前記ソース層と対向する対向部分を有す
るように、前記ドリフト層より低抵抗で且つ第１導電型
の中継層が前記ドリフト層の表面に形成され、前記中継
層の第１導電型不純物の表面濃度が２×１０16ｃｍ-3〜
２×１０17ｃｍ-3であることを特徴とする。
高抵抗の半導体活性層を用いて形成された第１導電型の
ドリフト層と、前記ドリフト層の表面に形成された第１
または第２導電型のドレイン層と、前記ドリフト層の表
面に形成された第２導電型のベース層と、前記ベース層
の表面に形成された第１導電型のソース層と、前記ドレ
イン層にコンタクトするドレイン電極と、前記ソース層
及び前記ベース層にコンタクトするソース電極と、前記
ソース層と前記ドリフト層とで挟まれた、前記ドレイン
層側に位置する前記ベース層の表面に対してゲート絶縁
膜を介して対向するメインゲート電極と、を具備する半
導体装置において、前記メインゲート電極の下で前記ベ
ース層を挟んで前記ソース層と対向する対向部分を有す
るように、前記ドリフト層より低抵抗で且つ第１導電型
の中継層が前記ドリフト層の表面に形成され、前記中継
層の第１導電型不純物の表面濃度が２×１０16ｃｍ-3〜
２×１０17ｃｍ-3であることを特徴とする。
【０００８】ここでいう表面濃度とは、表面近傍におけ
る不純物濃度の最大値をいう。
る不純物濃度の最大値をいう。
【０００９】本発明の第２の視点は、高抵抗の半導体活
性層を用いて形成された第１導電型のドリフト層と、前
記ドリフト層の表面に形成された第１または第２導電型
のドレイン層と、前記ドリフト層の表面に形成された第
２導電型のベース層と、前記ベース層の表面に形成され
た第１導電型のソース層と、前記ドレイン層にコンタク
トするドレイン電極と、前記ソース層及び前記ベース層
にコンタクトするソース電極と、前記ソース層と前記ド
リフト層とで挟まれた、前記ドレイン層側に位置する前
記ベース層の表面に対してゲート絶縁膜を介して対向す
るメインゲート電極と、を具備し、更に、前記ベース層
が、前記ドリフト層の一部である介在部分を挟んで対向
する第１及び第２部分を有し、前記ソース層が、前記ベ
ース層の前記第１部分の表面に形成された第１部分と、
前記ベース層の前記第２部分の表面に形成された第２部
分と、を有し、前記ソース層の前記第１部分と前記介在
部分とで挟まれた前記ベース層の前記第１部分の表面
と、前記ソース層の前記第２部分と前記介在部分とで挟
まれた前記ベース層の前記第２部分の表面と、に対して
ゲート絶縁膜を介して対向するようにサブゲート電極が
配設された半導体装置において、前記メインゲート電極
の下で前記ベース層を挟んで前記ソース層と対向する対
向部分を有するように、前記ドリフト層より低抵抗で且
つ第１導電型の中継層が前記ドリフト層の表面に形成さ
れることを特徴とする。
性層を用いて形成された第１導電型のドリフト層と、前
記ドリフト層の表面に形成された第１または第２導電型
のドレイン層と、前記ドリフト層の表面に形成された第
２導電型のベース層と、前記ベース層の表面に形成され
た第１導電型のソース層と、前記ドレイン層にコンタク
トするドレイン電極と、前記ソース層及び前記ベース層
にコンタクトするソース電極と、前記ソース層と前記ド
リフト層とで挟まれた、前記ドレイン層側に位置する前
記ベース層の表面に対してゲート絶縁膜を介して対向す
るメインゲート電極と、を具備し、更に、前記ベース層
が、前記ドリフト層の一部である介在部分を挟んで対向
する第１及び第２部分を有し、前記ソース層が、前記ベ
ース層の前記第１部分の表面に形成された第１部分と、
前記ベース層の前記第２部分の表面に形成された第２部
分と、を有し、前記ソース層の前記第１部分と前記介在
部分とで挟まれた前記ベース層の前記第１部分の表面
と、前記ソース層の前記第２部分と前記介在部分とで挟
まれた前記ベース層の前記第２部分の表面と、に対して
ゲート絶縁膜を介して対向するようにサブゲート電極が
配設された半導体装置において、前記メインゲート電極
の下で前記ベース層を挟んで前記ソース層と対向する対
向部分を有するように、前記ドリフト層より低抵抗で且
つ第１導電型の中継層が前記ドリフト層の表面に形成さ
れることを特徴とする。
【００１０】本発明の第３の視点は、高抵抗の半導体活
性層を用いて形成された第１導電型のドリフト層と、前
記ドリフト層の表面に形成された第１または第２導電型
のドレイン層の第１及び第２部分と、前記ドレイン層の
前記第１及び第２部分間に位置するように、前記ドリフ
ト層の表面に形成された第２導電型のベース層と、前記
ベース層の表面に形成された第１導電型のソース層と、
前記ドレイン層にコンタクトするドレイン電極と、前記
ソース層及び前記ベース層にコンタクトするソース電極
と、前記ソース層と前記ドリフト層とで挟まれた、前記
ドレイン層の前記第１及び第２部分側に夫々位置する前
記ベース層の表面に対してゲート絶縁膜を介して対向す
るメインゲート電極の第１及び第２部分と、を具備し、
更に、前記ベース層が、前記ドリフト層の一部である介
在部分を挟んで対向する第１及び第２部分に分割され、
前記ソース層が、前記ベース層の前記第１部分の表面に
形成された第１部分と、前記ベース層の前記第２部分の
表面に形成された第２部分と、を有し、前記ソース層の
前記第１部分と前記介在部分とで挟まれた前記ベース層
の前記第１部分の表面と、前記ソース層の前記第２部分
と前記介在部分とで挟まれた前記ベース層の前記第２部
分の表面と、に対してゲート絶縁膜を介して対向するよ
うにサブゲート電極が配設された半導体装置において、
前記メインゲート電極の前記第１及び第２部分の下で前
記ベース層の前記第１及び第２部分を挟んで前記ソース
層の前記第１及び第２部分と夫々対向する第１及び第２
対向部分を有するように、前記ドリフト層より低抵抗で
且つ第１導電型の中継層が前記ドリフト層の表面に形成
されることを特徴とする。
性層を用いて形成された第１導電型のドリフト層と、前
記ドリフト層の表面に形成された第１または第２導電型
のドレイン層の第１及び第２部分と、前記ドレイン層の
前記第１及び第２部分間に位置するように、前記ドリフ
ト層の表面に形成された第２導電型のベース層と、前記
ベース層の表面に形成された第１導電型のソース層と、
前記ドレイン層にコンタクトするドレイン電極と、前記
ソース層及び前記ベース層にコンタクトするソース電極
と、前記ソース層と前記ドリフト層とで挟まれた、前記
ドレイン層の前記第１及び第２部分側に夫々位置する前
記ベース層の表面に対してゲート絶縁膜を介して対向す
るメインゲート電極の第１及び第２部分と、を具備し、
更に、前記ベース層が、前記ドリフト層の一部である介
在部分を挟んで対向する第１及び第２部分に分割され、
前記ソース層が、前記ベース層の前記第１部分の表面に
形成された第１部分と、前記ベース層の前記第２部分の
表面に形成された第２部分と、を有し、前記ソース層の
前記第１部分と前記介在部分とで挟まれた前記ベース層
の前記第１部分の表面と、前記ソース層の前記第２部分
と前記介在部分とで挟まれた前記ベース層の前記第２部
分の表面と、に対してゲート絶縁膜を介して対向するよ
うにサブゲート電極が配設された半導体装置において、
前記メインゲート電極の前記第１及び第２部分の下で前
記ベース層の前記第１及び第２部分を挟んで前記ソース
層の前記第１及び第２部分と夫々対向する第１及び第２
対向部分を有するように、前記ドリフト層より低抵抗で
且つ第１導電型の中継層が前記ドリフト層の表面に形成
されることを特徴とする。
【００１１】本発明の第４の視点は、第３の視点の半導
体装置において、前記ベース層が、前記ドレイン層の前
記第１及び第２部分を包囲する包囲部分を具備し、前記
ベース層の前記第１及び第２部分が前記ベース層の前記
包囲部分の一部であることを特徴とする。
体装置において、前記ベース層が、前記ドレイン層の前
記第１及び第２部分を包囲する包囲部分を具備し、前記
ベース層の前記第１及び第２部分が前記ベース層の前記
包囲部分の一部であることを特徴とする。
【００１２】本発明の第５の視点は、第２乃至第４の視
点のいずれかの半導体装置において、前記ドリフト層よ
り低抵抗で且つ第１導電型の中継層が前記介在部分の表
面に形成されることを特徴とする。
点のいずれかの半導体装置において、前記ドリフト層よ
り低抵抗で且つ第１導電型の中継層が前記介在部分の表
面に形成されることを特徴とする。
【００１３】本発明の第６の視点は、第２乃至第５の視
点のいずれかの半導体装置において、前記中継層の第１
導電型不純物の表面濃度が２×１０16ｃｍ-3〜２×１０
17ｃｍ-3であることを特徴とする。
点のいずれかの半導体装置において、前記中継層の第１
導電型不純物の表面濃度が２×１０16ｃｍ-3〜２×１０
17ｃｍ-3であることを特徴とする。
【００１４】本発明の第７の視点は、第１乃至第６の視
点のいずれかの半導体装置において、前記中継層の前記
対向部分が前記ベース層内に延在することを特徴とす
る。
点のいずれかの半導体装置において、前記中継層の前記
対向部分が前記ベース層内に延在することを特徴とす
る。
【００１５】本発明の第８の視点は、第１乃至第７の視
点のいずれかの半導体装置において、前記メインゲート
電極の下で前記ベース層を挟んで前記中継層と対向する
ように、第１導電型の拡散層が前記ベース層の表面に形
成されることを特徴とする。
点のいずれかの半導体装置において、前記メインゲート
電極の下で前記ベース層を挟んで前記中継層と対向する
ように、第１導電型の拡散層が前記ベース層の表面に形
成されることを特徴とする。
【００１６】本発明の第９の視点は、第８の視点の半導
体装置において、前記拡散層が前記ソース層に連続する
ように形成されることを特徴とする。
体装置において、前記拡散層が前記ソース層に連続する
ように形成されることを特徴とする。
【００１７】本発明の第１０の視点は、第１乃至第９の
視点のいずれかの半導体装置において、前記ドリフト層
が絶縁膜上に配設されることを特徴とする。
視点のいずれかの半導体装置において、前記ドリフト層
が絶縁膜上に配設されることを特徴とする。
【００１８】
【発明の実施の形態】以下の説明において、略同一の機
能及び構成を有する構成要素については、同一符号を付
し、重複説明は必要な場合にのみ行う。
能及び構成を有する構成要素については、同一符号を付
し、重複説明は必要な場合にのみ行う。
【００１９】図１は本発明の実施の形態に係る横型ＩＧ
ＢＴを模式的に示す平面図であり、図２及び図３は夫々
図１のII−II線、III −III 線に沿って横型ＩＧＢＴを
模式的に示す断面図である。
ＢＴを模式的に示す平面図であり、図２及び図３は夫々
図１のII−II線、III −III 線に沿って横型ＩＧＢＴを
模式的に示す断面図である。
【００２０】シリコン支持体１上には、シリコン酸化膜
２を介して、高抵抗（低濃度）のｎ- 型シリコン活性層
３が配設される。これらシリコン支持体１、シリコン酸
化膜２、ｎ- 型シリコン活性層３によりＳＯＩ基板が形
成される。本ＩＧＢＴはｎ-型シリコン活性層３を用い
て作られたパワーＩＣの出力デバイスであり、周辺回路
はこの図では省略されている。
２を介して、高抵抗（低濃度）のｎ- 型シリコン活性層
３が配設される。これらシリコン支持体１、シリコン酸
化膜２、ｎ- 型シリコン活性層３によりＳＯＩ基板が形
成される。本ＩＧＢＴはｎ-型シリコン活性層３を用い
て作られたパワーＩＣの出力デバイスであり、周辺回路
はこの図では省略されている。
【００２１】本ＩＧＢＴにおいて、ｎ型シリコン活性層
３はｎ- 型ドリフト層３３として使用される。なお、本
発明において、ｎ- 型ドリフト層３３とシリコン酸化膜
２とが直接コンタクトすることは必須ではない。例え
ば、ｎ型シリコン活性層３内で、ｎ- 型ドリフト層３３
とシリコン酸化膜２との間に低抵抗のｎ型層を配設する
こともできる。
３はｎ- 型ドリフト層３３として使用される。なお、本
発明において、ｎ- 型ドリフト層３３とシリコン酸化膜
２とが直接コンタクトすることは必須ではない。例え
ば、ｎ型シリコン活性層３内で、ｎ- 型ドリフト層３３
とシリコン酸化膜２との間に低抵抗のｎ型層を配設する
こともできる。
【００２２】ｎ- 型ドリフト層３３の表面内にはｎ型バ
ッファ層３４及びｐ型ベース層３５が形成される。ｎ型
バッファ層３４表面内にはｐ+ 型ドレイン層３６が形成
される。ｐ型ベース層３５の表面内には、交互に入組ん
だ態様でｎ+ 型ソース層３７及びｐ+ 型コンタクト層３
８が形成される。なお、ｐ+ 型ドレイン層３６は、ｎ+
型ドレイン層としてＭＯＳＦＥＴを構成することもでき
る。
ッファ層３４及びｐ型ベース層３５が形成される。ｎ型
バッファ層３４表面内にはｐ+ 型ドレイン層３６が形成
される。ｐ型ベース層３５の表面内には、交互に入組ん
だ態様でｎ+ 型ソース層３７及びｐ+ 型コンタクト層３
８が形成される。なお、ｐ+ 型ドレイン層３６は、ｎ+
型ドレイン層としてＭＯＳＦＥＴを構成することもでき
る。
【００２３】ｐ+ 型ドレイン層３６上には、格子状に開
口部を有する絶縁酸化膜４５を介してドレイン電極３９
が配設される。ｐ+ 型ドレイン層３６とドレイン電極３
９との間のコンタクトは、絶縁酸化膜４５の開口部４５
ａにおいて形成される。
口部を有する絶縁酸化膜４５を介してドレイン電極３９
が配設される。ｐ+ 型ドレイン層３６とドレイン電極３
９との間のコンタクトは、絶縁酸化膜４５の開口部４５
ａにおいて形成される。
【００２４】ｎ+ 型ソース層３７及びｐ+ 型コンタクト
層３８上には、格子状に開口部を有する絶縁酸化膜４６
を介してソース電極４０が配設される。ｎ+ 型ソース層
３７及びｐ+ 型コンタクト層３８とソース電極４０との
間のコンタクトは、絶縁酸化膜４６の開口部４６ａにお
いて形成される。
層３８上には、格子状に開口部を有する絶縁酸化膜４６
を介してソース電極４０が配設される。ｎ+ 型ソース層
３７及びｐ+ 型コンタクト層３８とソース電極４０との
間のコンタクトは、絶縁酸化膜４６の開口部４６ａにお
いて形成される。
【００２５】ドレイン電極３９及びソース電極４０のコ
ンタクトを、このように細分化することにより、各コン
タクトの縁部における電流集中を分散することができ
る。即ち、これにより、ドレイン電極３９及びソース電
極４０の寿命を長くすることができる。
ンタクトを、このように細分化することにより、各コン
タクトの縁部における電流集中を分散することができ
る。即ち、これにより、ドレイン電極３９及びソース電
極４０の寿命を長くすることができる。
【００２６】ｎ型バッファ層３４及びｐ型ベース層３５
間で、ｎ- 型ドリフト層３３の表面上には絶縁酸化膜４
７、４８が配設される。ｎ+ 型ソース層３７とｎ- 型ド
リフト層３３とで挟まれたｐ型ベース層３５の表面に対
向するように、ゲート絶縁膜４１を介してメインゲート
電極４２が配設される。また、ｎ- 型ドリフト層３３と
ｎ型バッファ層３４の境界付近の上には、絶縁膜４３を
介してフィールドプレート４４が配設される。フィール
ドプレート４４は、ドレイン電極３９と短絡され（図示
せず）、半導体表面の電界を緩和する役割を果たす。
間で、ｎ- 型ドリフト層３３の表面上には絶縁酸化膜４
７、４８が配設される。ｎ+ 型ソース層３７とｎ- 型ド
リフト層３３とで挟まれたｐ型ベース層３５の表面に対
向するように、ゲート絶縁膜４１を介してメインゲート
電極４２が配設される。また、ｎ- 型ドリフト層３３と
ｎ型バッファ層３４の境界付近の上には、絶縁膜４３を
介してフィールドプレート４４が配設される。フィール
ドプレート４４は、ドレイン電極３９と短絡され（図示
せず）、半導体表面の電界を緩和する役割を果たす。
【００２７】メインゲート電極４２の下でｐ型ベース層
３５を挟んでｎ+ 型ソース層３７と対向するように、ｎ
- 型ドリフト層３３の表面内にｎ型中継層５１が形成さ
れる。ｎ型中継層５１は、ｎ- 型ドリフト層３３からｐ
型ベース層３５に亘って延在し、即ち、ｎ+ 型ソース層
３７と対向するその対向部分はｐ型ベース層３５の表面
内に形成される。ｎ型中継層５１は、ｎ型の不純物、例
えばリンをｎ- 型ドリフト層３３より高い濃度にイオン
注入することによって形成される。
３５を挟んでｎ+ 型ソース層３７と対向するように、ｎ
- 型ドリフト層３３の表面内にｎ型中継層５１が形成さ
れる。ｎ型中継層５１は、ｎ- 型ドリフト層３３からｐ
型ベース層３５に亘って延在し、即ち、ｎ+ 型ソース層
３７と対向するその対向部分はｐ型ベース層３５の表面
内に形成される。ｎ型中継層５１は、ｎ型の不純物、例
えばリンをｎ- 型ドリフト層３３より高い濃度にイオン
注入することによって形成される。
【００２８】ｎ型中継層５１を設けることにより、チャ
ネル長Ｌｃｈは従来のＩＧＢＴよりも短くなり、従って
チャネル抵抗が小さくなる。このため本ＩＧＢＴのオン
状態における電流密度を大きくすることができる。実験
によれば、オン電流を１０〜２０％大きくすることがで
きた。
ネル長Ｌｃｈは従来のＩＧＢＴよりも短くなり、従って
チャネル抵抗が小さくなる。このため本ＩＧＢＴのオン
状態における電流密度を大きくすることができる。実験
によれば、オン電流を１０〜２０％大きくすることがで
きた。
【００２９】ｎ型中継層５１は、後述するように、周辺
回路の低耐圧ＰＭＯＳＦＥＴのチャネル領域を提供する
ｎ型拡散層を形成するためのイオン注入（ドーズ量５×
１０12ｃｍ-2程度）を利用して形成する。このため、ｎ
型中継層５１の不純物濃度は比較的小さく、耐圧を損な
うことはない。このイオン注入のドーズ量が低いため、
ｐ型ベース層３５の表面内に位置するｎ型中継層５１の
対向部分が確実にｎ型にならない場合も想定される。し
かし、このような場合でも、高耐圧デバイスのｐ型ベー
ス層３５のｐ型濃度を実質的に下げることによって、チ
ャネル抵抗が小さくなるので、オン電流増加の効果が得
られる。
回路の低耐圧ＰＭＯＳＦＥＴのチャネル領域を提供する
ｎ型拡散層を形成するためのイオン注入（ドーズ量５×
１０12ｃｍ-2程度）を利用して形成する。このため、ｎ
型中継層５１の不純物濃度は比較的小さく、耐圧を損な
うことはない。このイオン注入のドーズ量が低いため、
ｐ型ベース層３５の表面内に位置するｎ型中継層５１の
対向部分が確実にｎ型にならない場合も想定される。し
かし、このような場合でも、高耐圧デバイスのｐ型ベー
ス層３５のｐ型濃度を実質的に下げることによって、チ
ャネル抵抗が小さくなるので、オン電流増加の効果が得
られる。
【００３０】なお、仮にｎ+ 型ソース層３７のイオン注
入を利用してｎ型中継層５１を形成しようとすると、デ
バイス耐圧が極端に低くなってしまう。
入を利用してｎ型中継層５１を形成しようとすると、デ
バイス耐圧が極端に低くなってしまう。
【００３１】ｎ+ 型ソース層３７とｎ型中継層５１との
間の距離で規定されるチャネル長Ｌｃｈは、約１μｍ〜
７μｍとなるように設計される。チャネル長Ｌｃｈの上
限及び下限は、夫々オン抵抗及びパンチスルー耐圧を考
慮して決定される。
間の距離で規定されるチャネル長Ｌｃｈは、約１μｍ〜
７μｍとなるように設計される。チャネル長Ｌｃｈの上
限及び下限は、夫々オン抵抗及びパンチスルー耐圧を考
慮して決定される。
【００３２】具体的には、チャネル長Ｌｃｈは元のチャ
ネル長Ｌｏ（ｎ+ 型ソース層３７とｎ- 型ドリフト層３
３との間の距離）よりも短いことが望ましい。これは、
ｎ+型ソース層３７と対向するｎ型中継層５１の対向部
分が、ｐ型ベース層３５の表面内まで延在することを意
味する。元のチャネル長Ｌｏは、製造工程に依存して、
約１．５μｍ〜７μｍの範囲で変化する。従って、チャ
ネル長Ｌｃｈの上限もこの範囲で変化する。また、チャ
ネル長Ｌｃｈの下限は約１μｍに設定すれば、十分な耐
圧が得られると考えられる。これは、メインゲート電極
４２がフィールドプレートとしても機能するため、元々
パンチスルーが発生し難いためである。
ネル長Ｌｏ（ｎ+ 型ソース層３７とｎ- 型ドリフト層３
３との間の距離）よりも短いことが望ましい。これは、
ｎ+型ソース層３７と対向するｎ型中継層５１の対向部
分が、ｐ型ベース層３５の表面内まで延在することを意
味する。元のチャネル長Ｌｏは、製造工程に依存して、
約１．５μｍ〜７μｍの範囲で変化する。従って、チャ
ネル長Ｌｃｈの上限もこの範囲で変化する。また、チャ
ネル長Ｌｃｈの下限は約１μｍに設定すれば、十分な耐
圧が得られると考えられる。これは、メインゲート電極
４２がフィールドプレートとしても機能するため、元々
パンチスルーが発生し難いためである。
【００３３】実験によれば、元のチャネル長Ｌｏが約５
μｍ〜６μｍ、チャネル長Ｌｃｈが約２．６μｍの条件
において、耐圧の問題を発生することなく、オン抵抗低
下の効果を得られることが確認された。
μｍ〜６μｍ、チャネル長Ｌｃｈが約２．６μｍの条件
において、耐圧の問題を発生することなく、オン抵抗低
下の効果を得られることが確認された。
【００３４】ｎ- 型ドリフト層３３のｎ型不純物濃度が
約１×１０15ｃｍ-3であるのに対して、ｎ型中継層５１
はｎ型不純物の表面濃度が２×１０16ｃｍ-3〜２×１０
17ｃｍ-3、望ましくは５×１０16ｃｍ-3以上となるよう
に設計される。なお、ここでいう表面濃度とは、ｎ型中
継層５１の表面近傍におけるｎ型不純物濃度の最大値を
いう。このｎ型不純物濃度の上限及び下限は、夫々オン
抵抗及び耐圧を考慮して決定される。
約１×１０15ｃｍ-3であるのに対して、ｎ型中継層５１
はｎ型不純物の表面濃度が２×１０16ｃｍ-3〜２×１０
17ｃｍ-3、望ましくは５×１０16ｃｍ-3以上となるよう
に設計される。なお、ここでいう表面濃度とは、ｎ型中
継層５１の表面近傍におけるｎ型不純物濃度の最大値を
いう。このｎ型不純物濃度の上限及び下限は、夫々オン
抵抗及び耐圧を考慮して決定される。
【００３５】具体的には、ｎ型中継層５１のｎ型不純物
濃度はｐ型ベース層３５のｐ型不純物濃度よりも高いこ
とが望ましい。ｐ型ベース層３５のｐ型不純物濃度は、
その表面において１×１０17ｃｍ-3〜２×１０17ｃｍ-3
であることが一般的である。しかし、ｎ型中継層５１の
形成される位置では、ｐ型ベース層３５は横方向拡散で
形成されるため、そのｐ型不純物濃度は１×１０16ｃｍ
-3〜２×１０16ｃｍ-3程度と低くなっている。このた
め、ｎ型中継層５１はｎ型不純物濃度がその表面におい
て２×１０16ｃｍ-3以上、望ましくは５×１０16ｃｍ-3
以上となるように設計される。また、ｎ型中継層５１の
ｎ型不純物濃度が２×１０17ｃｍ-3を超えると、実用上
必要な耐圧を得ることが難しくなると考えられる。
濃度はｐ型ベース層３５のｐ型不純物濃度よりも高いこ
とが望ましい。ｐ型ベース層３５のｐ型不純物濃度は、
その表面において１×１０17ｃｍ-3〜２×１０17ｃｍ-3
であることが一般的である。しかし、ｎ型中継層５１の
形成される位置では、ｐ型ベース層３５は横方向拡散で
形成されるため、そのｐ型不純物濃度は１×１０16ｃｍ
-3〜２×１０16ｃｍ-3程度と低くなっている。このた
め、ｎ型中継層５１はｎ型不純物濃度がその表面におい
て２×１０16ｃｍ-3以上、望ましくは５×１０16ｃｍ-3
以上となるように設計される。また、ｎ型中継層５１の
ｎ型不純物濃度が２×１０17ｃｍ-3を超えると、実用上
必要な耐圧を得ることが難しくなると考えられる。
【００３６】実験によれば、ドーズ量５×１０12ｃｍ-2
でリンをイオン注入し、ｎ型中継層５１のｎ型不純物濃
度を、その表面において、９×１０16ｃｍ-3〜１×１０
17ｃｍ-3とした条件において、耐圧の問題を発生するこ
となく、オン抵抗低下の効果を得られることが確認され
た。
でリンをイオン注入し、ｎ型中継層５１のｎ型不純物濃
度を、その表面において、９×１０16ｃｍ-3〜１×１０
17ｃｍ-3とした条件において、耐圧の問題を発生するこ
となく、オン抵抗低下の効果を得られることが確認され
た。
【００３７】図４は本発明の別の実施の形態に係る横型
ＩＧＢＴを模式的に示す平面図であり、図５及び図６は
夫々図４のV −V 線、VI−VI線に沿って横型ＩＧＢＴを
模式的に示す断面図である。
ＩＧＢＴを模式的に示す平面図であり、図５及び図６は
夫々図４のV −V 線、VI−VI線に沿って横型ＩＧＢＴを
模式的に示す断面図である。
【００３８】本実施の形態は、ドレイン層３６とドレイ
ン電極３９との間のコンタクト、並びにソース層３７及
びコンタクト層３８とソース電極４０との間のコンタク
トが格子状でなく、所謂ベタコンタクトである点で、先
の実施の形態と異なる。即ち、ドレイン層３６上にはド
レイン電極３９が直接配設され、格子状に開口部を有す
る絶縁酸化膜４５が介在しない。また同様に、ソース層
３７及びコンタクト層３８上にはソース電極４０が直接
配設され、格子状に開口部を有する絶縁酸化膜４６が介
在しない。
ン電極３９との間のコンタクト、並びにソース層３７及
びコンタクト層３８とソース電極４０との間のコンタク
トが格子状でなく、所謂ベタコンタクトである点で、先
の実施の形態と異なる。即ち、ドレイン層３６上にはド
レイン電極３９が直接配設され、格子状に開口部を有す
る絶縁酸化膜４５が介在しない。また同様に、ソース層
３７及びコンタクト層３８上にはソース電極４０が直接
配設され、格子状に開口部を有する絶縁酸化膜４６が介
在しない。
【００３９】図７は本発明の更に別の実施の形態に係る
横型ＩＧＢＴを模式的に示す平面図である。図７中、V
−V 線に沿った横型ＩＧＢＴの断面は、図５図示のそれ
と実質的に同一となる。
横型ＩＧＢＴを模式的に示す平面図である。図７中、V
−V 線に沿った横型ＩＧＢＴの断面は、図５図示のそれ
と実質的に同一となる。
【００４０】本実施の形態においては、２つのデバイス
単位ＤＵ１１、ＤＵ１２が並設される。各デバイス単位
ＤＵ１１、ＤＵ１２は、ｐ+ 型ドレイン層３６を中心と
して、ｐ型ベース層３５及びｐ+ 型コンタクト層３８
が、その全周囲を包囲するような配置を有する。このよ
うな配置を採用することにより高耐圧を得ることができ
る。また、ベース層３５及びコンタクト層３８における
電流集中を防止し、ラッチアップ耐量を向上させ、大電
流のターンオフが可能となる。なお、更に、デバイス端
部における電流集中を防止するため、ドレイン層３６の
左右両端部の半円部分が除去される。
単位ＤＵ１１、ＤＵ１２が並設される。各デバイス単位
ＤＵ１１、ＤＵ１２は、ｐ+ 型ドレイン層３６を中心と
して、ｐ型ベース層３５及びｐ+ 型コンタクト層３８
が、その全周囲を包囲するような配置を有する。このよ
うな配置を採用することにより高耐圧を得ることができ
る。また、ベース層３５及びコンタクト層３８における
電流集中を防止し、ラッチアップ耐量を向上させ、大電
流のターンオフが可能となる。なお、更に、デバイス端
部における電流集中を防止するため、ドレイン層３６の
左右両端部の半円部分が除去される。
【００４１】図８は本発明の更に別の実施の形態に係る
横型ＩＧＢＴを模式的に示す断面図である。
横型ＩＧＢＴを模式的に示す断面図である。
【００４２】本実施の形態においては、ｎ型中継層５１
がｐ型ベース層３５と重ならず、ちょうど接するように
配置される。この場合、ｎ+ 型ソース層３７とｎ型中継
層５１との間の距離で規定されるチャネル長Ｌｃｈは元
のチャネル長Ｌｏ（ｎ+ 型ソース層３７とｎ- 型ドリフ
ト層３３との間の距離）より短くならない。しかし、ｎ
- 型ドリフト層３３内にｎ型中継層５１が形成されるこ
とにより、その部分の抵抗が下がるため、オン抵抗低下
の効果を得ることができる。即ち、ｎ型中継層５１は、
メインゲート電極４２の下でｐ型ベース層３５を挟んで
ｎ+ 型ソース層３７と対向する対向部分を有していれ
ば、ｐ型ベース層３５から幾分離れていてもよい。
がｐ型ベース層３５と重ならず、ちょうど接するように
配置される。この場合、ｎ+ 型ソース層３７とｎ型中継
層５１との間の距離で規定されるチャネル長Ｌｃｈは元
のチャネル長Ｌｏ（ｎ+ 型ソース層３７とｎ- 型ドリフ
ト層３３との間の距離）より短くならない。しかし、ｎ
- 型ドリフト層３３内にｎ型中継層５１が形成されるこ
とにより、その部分の抵抗が下がるため、オン抵抗低下
の効果を得ることができる。即ち、ｎ型中継層５１は、
メインゲート電極４２の下でｐ型ベース層３５を挟んで
ｎ+ 型ソース層３７と対向する対向部分を有していれ
ば、ｐ型ベース層３５から幾分離れていてもよい。
【００４３】また、本実施の形態においては、ｐ型ベー
ス層３５が、ｎ- 型ドリフト層３３の一部である介在部
分３３ａを挟んで位置する、第１及び第2 部分３５ａ、
３５ｂを有する。ｐ型ベース層３５の第１及び第２部分
３５ａ、３５ｂの表面内には夫々ｎ+ 型ソース層３７の
第１及び第2 部分３７ａ、３７ｂが形成される。
ス層３５が、ｎ- 型ドリフト層３３の一部である介在部
分３３ａを挟んで位置する、第１及び第2 部分３５ａ、
３５ｂを有する。ｐ型ベース層３５の第１及び第２部分
３５ａ、３５ｂの表面内には夫々ｎ+ 型ソース層３７の
第１及び第2 部分３７ａ、３７ｂが形成される。
【００４４】ｐ型ベース層３５の第１及び第２部分３５
ａ、３５ｂは、ｎ+ 型ソース層３７とｐ+ 型ドレイン層
３６とを結ぶ支配的な方向に沿って離間するように配設
される。この離間方向は、ソース−ドレイン間で電子が
ドリフトする際の支配的な方向（ドリフト方向）と見な
すことができる。
ａ、３５ｂは、ｎ+ 型ソース層３７とｐ+ 型ドレイン層
３６とを結ぶ支配的な方向に沿って離間するように配設
される。この離間方向は、ソース−ドレイン間で電子が
ドリフトする際の支配的な方向（ドリフト方向）と見な
すことができる。
【００４５】また、ソース層３７の第１及び第2 部分３
７ａ、３７ｂ間に亘って、ゲート絶縁膜６１を介してサ
ブゲート電極６２が配設される。即ち、サブゲート電極
６２は、ソース層３７の第１部分３７ａとドリフト層３
３の介在部分３３ａとで挟まれたベース層３５の第１部
分３５ａの表面に対して、ゲート絶縁膜６１を介して対
向すると共に、ソース層３７の第２部分３７ｂとドリフ
ト層３３の介在部分３３ａとで挟まれたベース層３５の
第２部分３５ｂの表面に対しても、ゲート絶縁膜６１を
介して対向する。サブゲート電極６２は、メインゲート
電極４２と一体形成されるか、或るいはＡｌ配線等によ
り電気的に接続される。
７ａ、３７ｂ間に亘って、ゲート絶縁膜６１を介してサ
ブゲート電極６２が配設される。即ち、サブゲート電極
６２は、ソース層３７の第１部分３７ａとドリフト層３
３の介在部分３３ａとで挟まれたベース層３５の第１部
分３５ａの表面に対して、ゲート絶縁膜６１を介して対
向すると共に、ソース層３７の第２部分３７ｂとドリフ
ト層３３の介在部分３３ａとで挟まれたベース層３５の
第２部分３５ｂの表面に対しても、ゲート絶縁膜６１を
介して対向する。サブゲート電極６２は、メインゲート
電極４２と一体形成されるか、或るいはＡｌ配線等によ
り電気的に接続される。
【００４６】即ち、本実施の形態では、計３個のチャネ
ルが形成されるように、３つのｎ型ＭＯＳＦＥＴが構成
される。これにより、チャネル幅が実効的に広くなり、
チャネル全体としての抵抗は小さくなる。従って、単位
面積当たりの電流密度を大きくでき、チップサイズを小
さくできるようになる。
ルが形成されるように、３つのｎ型ＭＯＳＦＥＴが構成
される。これにより、チャネル幅が実効的に広くなり、
チャネル全体としての抵抗は小さくなる。従って、単位
面積当たりの電流密度を大きくでき、チップサイズを小
さくできるようになる。
【００４７】ベース層３５の第１部分３５ａの長さＷ１
は、電流密度を大きくするために、狭くすることが好ま
しい。具体的には、Ｗ１は１０μｍ以下が好ましく、６
μｍ以下では電流密度は２倍近くになる。また、第１部
分３５ａの深さＤ１は浅いほどよく、好ましくは６μｍ
以下、より好ましくは４μｍ以下がよい。また、ｎ-型
ドリフト層３３の厚さＴSOI は、厚い程ドレインから遠
いチャネルからの電子の注入が起りやすくなり本発明の
効果が大きくなる。厚さＴSOI は好ましくは７μｍ以上
である。より好ましくは１０μｍ以上であり、このよう
にすることにより、チャネルを並べる効果はさらに大き
くなる。なお、ｎ型中継層５１はｐ型ベース層３５と重
なるように延在させることもできる。
は、電流密度を大きくするために、狭くすることが好ま
しい。具体的には、Ｗ１は１０μｍ以下が好ましく、６
μｍ以下では電流密度は２倍近くになる。また、第１部
分３５ａの深さＤ１は浅いほどよく、好ましくは６μｍ
以下、より好ましくは４μｍ以下がよい。また、ｎ-型
ドリフト層３３の厚さＴSOI は、厚い程ドレインから遠
いチャネルからの電子の注入が起りやすくなり本発明の
効果が大きくなる。厚さＴSOI は好ましくは７μｍ以上
である。より好ましくは１０μｍ以上であり、このよう
にすることにより、チャネルを並べる効果はさらに大き
くなる。なお、ｎ型中継層５１はｐ型ベース層３５と重
なるように延在させることもできる。
【００４８】図９は本発明の別の実施の形態に係る横型
ＩＧＢＴを模式的に示す平面図であり、図１０は図９の
X −X 線に沿って横型ＩＧＢＴを模式的に示す断面図で
ある。
ＩＧＢＴを模式的に示す平面図であり、図１０は図９の
X −X 線に沿って横型ＩＧＢＴを模式的に示す断面図で
ある。
【００４９】本実施の形態においては、２つのデバイス
単位ＤＵ２１、ＤＵ２２が並設される。図７図示の実施
の形態と同様、各デバイス単位ＤＵ２１、ＤＵ２２は、
ｐ+型ドレイン層３６を中心として、ｐ型ベース層３５
及びｐ+ 型コンタクト層３８が、その全周囲を包囲する
ような配置を有する。しかし、図７図示の実施の形態と
異なり、デバイス単位ＤＵ２１、ＤＵ２２は、ｎ- 型ド
リフト層３３の一部である介在部分３３ａ、サブゲート
電極６２等を利用して形成される２つのＭＯＳＦＥＴを
共有する。即ち、各デバイス単位ＤＵ２１、ＤＵ２２
は、図８図示の実施の形態と同様に、３つのｎ型ＭＯＳ
ＦＥＴを実質的に有する。この場合、デバイス単位ＤＵ
２１のドレイン層３６から一番遠い第３のｎ型ＭＯＳＦ
ＥＴは、隣のデバイス単位ＤＵ２２の第２のｎ型ＭＯＳ
ＦＥＴとなる。
単位ＤＵ２１、ＤＵ２２が並設される。図７図示の実施
の形態と同様、各デバイス単位ＤＵ２１、ＤＵ２２は、
ｐ+型ドレイン層３６を中心として、ｐ型ベース層３５
及びｐ+ 型コンタクト層３８が、その全周囲を包囲する
ような配置を有する。しかし、図７図示の実施の形態と
異なり、デバイス単位ＤＵ２１、ＤＵ２２は、ｎ- 型ド
リフト層３３の一部である介在部分３３ａ、サブゲート
電極６２等を利用して形成される２つのＭＯＳＦＥＴを
共有する。即ち、各デバイス単位ＤＵ２１、ＤＵ２２
は、図８図示の実施の形態と同様に、３つのｎ型ＭＯＳ
ＦＥＴを実質的に有する。この場合、デバイス単位ＤＵ
２１のドレイン層３６から一番遠い第３のｎ型ＭＯＳＦ
ＥＴは、隣のデバイス単位ＤＵ２２の第２のｎ型ＭＯＳ
ＦＥＴとなる。
【００５０】また、メインゲート電極４２の下のｎ型中
継層５１だけでなく、サブゲート電極６２の下にも、ｐ
型ベース層３５を挟んでｎ+ 型ソース層３７と対向する
ように、介在部分３３ａの表面内にｎ型中継層５１ａが
形成される。ｎ型中継層５１ａは、介在部分３３ａから
ｐ型ベース層３５に亘って延在し、即ち、ｎ+ 型ソース
層３７と対向するその対向部分はｐ型ベース層３５の表
面内に形成される。
継層５１だけでなく、サブゲート電極６２の下にも、ｐ
型ベース層３５を挟んでｎ+ 型ソース層３７と対向する
ように、介在部分３３ａの表面内にｎ型中継層５１ａが
形成される。ｎ型中継層５１ａは、介在部分３３ａから
ｐ型ベース層３５に亘って延在し、即ち、ｎ+ 型ソース
層３７と対向するその対向部分はｐ型ベース層３５の表
面内に形成される。
【００５１】この構成により、メインゲート電極４２及
びサブゲート電極６２の下に形成されるＭＯＳＦＥＴの
全てにおいて、チャネル長を短くし、オン抵抗低下の効
果を得ることができる。
びサブゲート電極６２の下に形成されるＭＯＳＦＥＴの
全てにおいて、チャネル長を短くし、オン抵抗低下の効
果を得ることができる。
【００５２】なお、デバイス端部における電流集中があ
まり問題でなければ、図９に一点鎖線５５で示すよう
に、ドレイン層３６の左右両端部を、ｎ型バッファ層に
沿って円弧状に形成してもよい。
まり問題でなければ、図９に一点鎖線５５で示すよう
に、ドレイン層３６の左右両端部を、ｎ型バッファ層に
沿って円弧状に形成してもよい。
【００５３】図９図示の実施の形態と同様に、図８図示
の実施の形態においても、介在部分３３ａの表面内にｎ
型中継層５１ａを形成してもよい。
の実施の形態においても、介在部分３３ａの表面内にｎ
型中継層５１ａを形成してもよい。
【００５４】図１１乃至図１３は、図４乃至図６図示の
実施の形態に係るＩＧＢＴを、周辺回路の低耐圧ＭＯＳ
ＦＥＴと共に作製するプロセスを工程順に示す断面図で
ある。なお、このプロセスは、図１乃至図３、及び図７
乃至図１０図示の他の実施の形態に係るＩＧＢＴに対し
ても、構造上の変更部分に対応した変更を行うことによ
り、そのまま適用することができる。
実施の形態に係るＩＧＢＴを、周辺回路の低耐圧ＭＯＳ
ＦＥＴと共に作製するプロセスを工程順に示す断面図で
ある。なお、このプロセスは、図１乃至図３、及び図７
乃至図１０図示の他の実施の形態に係るＩＧＢＴに対し
ても、構造上の変更部分に対応した変更を行うことによ
り、そのまま適用することができる。
【００５５】まず、直接接着法を用いて、シリコン基板
１、シリコン酸化膜２、ｎ型シリコン層３からなるＳＯ
Ｉ基板を形成する。ｎ- 型シリコン層３の厚さは例えば
１０μｍ程度とする（図１１（ａ））。なお、以下の図
１１（ｂ）〜図１２（ｂ）図示の工程の間は、ｎ- 型シ
リコン層３の表面上に、厚さ数ｎｍ〜数１０ｎｍ程度の
薄い酸化膜（図示せず）を付けておく。
１、シリコン酸化膜２、ｎ型シリコン層３からなるＳＯ
Ｉ基板を形成する。ｎ- 型シリコン層３の厚さは例えば
１０μｍ程度とする（図１１（ａ））。なお、以下の図
１１（ｂ）〜図１２（ｂ）図示の工程の間は、ｎ- 型シ
リコン層３の表面上に、厚さ数ｎｍ〜数１０ｎｍ程度の
薄い酸化膜（図示せず）を付けておく。
【００５６】次に、ｎ- 型シリコン層３の表面内に低耐
圧のＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを形成するため
のｎ型ウエル層７１及びｐ型ウエル層７２を形成する。
ｎ型ウエル層７１及びｐ型ウエル層７２の形成は、夫々
別々に、フォトリソグラフィによるレジストマスクパタ
ーンの形成、不純物のイオン注入及び熱拡散等の処理を
用いて行う（図１１（ｂ））。
圧のＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを形成するため
のｎ型ウエル層７１及びｐ型ウエル層７２を形成する。
ｎ型ウエル層７１及びｐ型ウエル層７２の形成は、夫々
別々に、フォトリソグラフィによるレジストマスクパタ
ーンの形成、不純物のイオン注入及び熱拡散等の処理を
用いて行う（図１１（ｂ））。
【００５７】次に、ｎ- 型シリコン層３の表面内にｎ型
バッファ層３４を形成する。ｎ型バッファ層３４の形成
は、フォトリソグラフィによるレジストマスクパターン
の形成、不純物のイオン注入及び熱拡散等の処理を用い
て行う。次に、デバイス分離領域に対応して、ｎ- 型シ
リコン層３にシリコン酸化膜２に達するトレンチ溝を形
成した後、このトレンチ溝内に、ＬＰＣＶＤでＳｉＯ2
（或いはポリシリコン）の埋込み層３ａを形成する。こ
れにより、高耐圧デバイス（ＩＧＢＴ）領域、即ち、ｎ
- 型ドリフト層３３を、低耐圧デバイス領域から分離す
ると共に、低耐圧デバイス領域のｎ型ウエル層７１及び
ｐ型ウエル層７２も互いに分離する（図１１（ｃ））。
バッファ層３４を形成する。ｎ型バッファ層３４の形成
は、フォトリソグラフィによるレジストマスクパターン
の形成、不純物のイオン注入及び熱拡散等の処理を用い
て行う。次に、デバイス分離領域に対応して、ｎ- 型シ
リコン層３にシリコン酸化膜２に達するトレンチ溝を形
成した後、このトレンチ溝内に、ＬＰＣＶＤでＳｉＯ2
（或いはポリシリコン）の埋込み層３ａを形成する。こ
れにより、高耐圧デバイス（ＩＧＢＴ）領域、即ち、ｎ
- 型ドリフト層３３を、低耐圧デバイス領域から分離す
ると共に、低耐圧デバイス領域のｎ型ウエル層７１及び
ｐ型ウエル層７２も互いに分離する（図１１（ｃ））。
【００５８】次に、ｎ- 型ドリフト層３３の表面内にｐ
型ベース層３５を形成する。ｐ型ベース層３５の形成
は、フォトリソグラフィによるレジストマスクパターン
の形成、不純物のイオン注入及び熱拡散等の処理を用い
て行う。次に、ＩＧＢＴ領域にＬＯＣＯＳ処理により厚
さ１μｍ程度の厚い酸化膜４７を選択的に形成する。な
お、ｐ型ベース層３５の不純物の熱拡散処理は、このＬ
ＯＣＯＳ処理の際の熱処理と兼用することができる（図
１２（ａ））。
型ベース層３５を形成する。ｐ型ベース層３５の形成
は、フォトリソグラフィによるレジストマスクパターン
の形成、不純物のイオン注入及び熱拡散等の処理を用い
て行う。次に、ＩＧＢＴ領域にＬＯＣＯＳ処理により厚
さ１μｍ程度の厚い酸化膜４７を選択的に形成する。な
お、ｐ型ベース層３５の不純物の熱拡散処理は、このＬ
ＯＣＯＳ処理の際の熱処理と兼用することができる（図
１２（ａ））。
【００５９】上記ＬＯＣＯＳ処理において、具体的に
は、ｎ- 型シリコン層３の全面を酸化して厚さ０．１μ
ｍ程度の薄い酸化膜を形成した後、その上に窒化膜を形
成する。次に、酸化膜４７に対応して窒化膜を選択的に
除去し、全面に酸化処理を施して、窒化膜を除去した領
域に厚さ１μｍ程度の厚い酸化膜４７を形成する。
は、ｎ- 型シリコン層３の全面を酸化して厚さ０．１μ
ｍ程度の薄い酸化膜を形成した後、その上に窒化膜を形
成する。次に、酸化膜４７に対応して窒化膜を選択的に
除去し、全面に酸化処理を施して、窒化膜を除去した領
域に厚さ１μｍ程度の厚い酸化膜４７を形成する。
【００６０】次に、窒化膜を除去した後、ｎ型ウエル層
７１及びｐ型ウエル層７２内に、夫々の低耐圧ＭＯＳＦ
ＥＴのしきい値を設定するため、即ちチャネル領域を提
供するため、ｎ型拡散層７３及びｐ型拡散層７４を形成
する。ｎ型拡散層７３及びｐ型拡散層７４の形成は、夫
々別々に、フォトリソグラフィによるレジストマスクパ
ターンの形成、不純物のイオン注入及び熱拡散等の処理
を用いて行う。
７１及びｐ型ウエル層７２内に、夫々の低耐圧ＭＯＳＦ
ＥＴのしきい値を設定するため、即ちチャネル領域を提
供するため、ｎ型拡散層７３及びｐ型拡散層７４を形成
する。ｎ型拡散層７３及びｐ型拡散層７４の形成は、夫
々別々に、フォトリソグラフィによるレジストマスクパ
ターンの形成、不純物のイオン注入及び熱拡散等の処理
を用いて行う。
【００６１】また、ＰＭＯＳＦＥＴ領域のｎ型拡散層７
３と同時に、ＩＧＢＴ領域のｎ- 型ドリフト層３３から
ｐ型ベース層３５に亘る表面内にｎ型中継層５１を形成
する。即ち、ｎ型中継層５１の形成は、ｎ型拡散層７３
を形成のための、レジストマスクパターンの形成、不純
物のイオン注入（ドーズ量５×１０12ｃｍ-2程度）及び
熱拡散等の処理を用いて同時に行う（図１２（ｂ））。
なお、図１０図示の形態のように、サブゲート電極６２
の下にｎ型中継層５１ａが配設される場合は、ｎ型中継
層５１ａの形成もｎ型中継層５１の形成と同時に行う。
３と同時に、ＩＧＢＴ領域のｎ- 型ドリフト層３３から
ｐ型ベース層３５に亘る表面内にｎ型中継層５１を形成
する。即ち、ｎ型中継層５１の形成は、ｎ型拡散層７３
を形成のための、レジストマスクパターンの形成、不純
物のイオン注入（ドーズ量５×１０12ｃｍ-2程度）及び
熱拡散等の処理を用いて同時に行う（図１２（ｂ））。
なお、図１０図示の形態のように、サブゲート電極６２
の下にｎ型中継層５１ａが配設される場合は、ｎ型中継
層５１ａの形成もｎ型中継層５１の形成と同時に行う。
【００６２】次に、薄い酸化膜を除去し、ＩＧＢＴ領域
にゲート絶縁膜４１、絶縁膜４３を形成すると共に、低
耐圧ＭＯＳＦＥＴ領域にゲート絶縁膜７５、７６を形成
する。次に、全面にポリシリコン膜を形成した後、この
ポリシリコン膜をパターニングして、ＩＧＢＴ領域にメ
インゲート電極４２及びフィールドプレート４４を形成
すると共に、低耐圧ＭＯＳＦＥＴ領域にゲート電極７
７、７８を形成する（図１２（ｃ））。
にゲート絶縁膜４１、絶縁膜４３を形成すると共に、低
耐圧ＭＯＳＦＥＴ領域にゲート絶縁膜７５、７６を形成
する。次に、全面にポリシリコン膜を形成した後、この
ポリシリコン膜をパターニングして、ＩＧＢＴ領域にメ
インゲート電極４２及びフィールドプレート４４を形成
すると共に、低耐圧ＭＯＳＦＥＴ領域にゲート電極７
７、７８を形成する（図１２（ｃ））。
【００６３】次に、ＩＧＢＴ領域のｐ+ 型ドレイン層３
６及びｐ+ 型コンタクト層３８、ＰＭＯＳＦＥＴ領域の
ｐ+ 型ソース／ドレイン層７９、ＮＭＯＳＦＥＴ領域の
ｐ+型拡散層８２を同時に形成する。同様に、ＩＧＢＴ
領域のｎ+ 型ソース層３７、ＰＭＯＳＦＥＴ領域のｎ+
型拡散層８１、ＮＭＯＳＦＥＴ領域のｎ+ 型ソース／ド
レイン層８０を同時に形成する。これらｐ+ 型層及びｎ
+ 型層の形成は、夫々別々に、フォトリソグラフィによ
るレジストマスクパターンの形成、不純物のイオン注入
及び熱拡散等の処理を用いて行う。なお、ｐ+ 型層及び
ｎ+ 型層形成用の熱処理は同時に行うこともできる。ま
た、この際、既に形成した電極４２、４４、７７、７８
や酸化膜４７もマスクとして使用する（図１３
（ａ））。
６及びｐ+ 型コンタクト層３８、ＰＭＯＳＦＥＴ領域の
ｐ+ 型ソース／ドレイン層７９、ＮＭＯＳＦＥＴ領域の
ｐ+型拡散層８２を同時に形成する。同様に、ＩＧＢＴ
領域のｎ+ 型ソース層３７、ＰＭＯＳＦＥＴ領域のｎ+
型拡散層８１、ＮＭＯＳＦＥＴ領域のｎ+ 型ソース／ド
レイン層８０を同時に形成する。これらｐ+ 型層及びｎ
+ 型層の形成は、夫々別々に、フォトリソグラフィによ
るレジストマスクパターンの形成、不純物のイオン注入
及び熱拡散等の処理を用いて行う。なお、ｐ+ 型層及び
ｎ+ 型層形成用の熱処理は同時に行うこともできる。ま
た、この際、既に形成した電極４２、４４、７７、７８
や酸化膜４７もマスクとして使用する（図１３
（ａ））。
【００６４】次に、全面に酸化膜４８を形成した後、酸
化膜４８等の絶縁膜をパターニングして、コンタクトホ
ールを開孔する。最後に、ＩＧＢＴ領域のドレイン電極
３９、ソース電極４０、ＰＭＯＳＦＥＴ領域のソース／
ドレイン電極８３、及びＮＭＯＳＦＥＴ領域のソース／
ドレイン電極８４を形成する（図１３（ｂ））。
化膜４８等の絶縁膜をパターニングして、コンタクトホ
ールを開孔する。最後に、ＩＧＢＴ領域のドレイン電極
３９、ソース電極４０、ＰＭＯＳＦＥＴ領域のソース／
ドレイン電極８３、及びＮＭＯＳＦＥＴ領域のソース／
ドレイン電極８４を形成する（図１３（ｂ））。
【００６５】なお、上記プロセスの工程は、必要に応じ
て順番を変更することができる。例えば、ｐ型ベース層
３５を深くする場合は、ｐ型ベース層３５のためのイオ
ン注入をデバイス分離領域のトレンチ溝を形成する前に
行うことが望ましい。また、ｐ型ベース層３５のための
イオン注入をメインゲート電極４２より後で行えば、ｐ
型ベース層３５をセルフアラインで形成することができ
る。また、デバイス分離領域のトレンチ溝を最初に形成
することもできる。更に、ＬＯＣＯＳ処理を先に行え
ば、トレンチ溝の上部及び下部に掛かるストレスを軽減
することができる。
て順番を変更することができる。例えば、ｐ型ベース層
３５を深くする場合は、ｐ型ベース層３５のためのイオ
ン注入をデバイス分離領域のトレンチ溝を形成する前に
行うことが望ましい。また、ｐ型ベース層３５のための
イオン注入をメインゲート電極４２より後で行えば、ｐ
型ベース層３５をセルフアラインで形成することができ
る。また、デバイス分離領域のトレンチ溝を最初に形成
することもできる。更に、ＬＯＣＯＳ処理を先に行え
ば、トレンチ溝の上部及び下部に掛かるストレスを軽減
することができる。
【００６６】図１４は本発明の更に別の実施の形態に係
る横型ＩＧＢＴを模式的に示す平面図であり、図１５及
び図１６は夫々図１のXV−XV線、XVI −XVI 線に沿って
横型ＩＧＢＴを模式的に示す断面図である。
る横型ＩＧＢＴを模式的に示す平面図であり、図１５及
び図１６は夫々図１のXV−XV線、XVI −XVI 線に沿って
横型ＩＧＢＴを模式的に示す断面図である。
【００６７】本実施の形態は、メインゲート電極４２の
下でｐ型ベース層３５を挟んでｎ型中継層５１と対向す
るようにｎ型拡散層５２が追加されている点を除いて、
図１乃至図３図示の実施の形態と同じ構成を有する。ｎ
型拡散層５２は、ｎ+ 型ソース層３７と連続するように
ｐ型ベース層３５の表面内に形成される。ｎ型拡散層５
２の形成は、図１２（ｂ）図示の工程において、ｎ型中
継層５１及びｎ型拡散層７３を形成するための、レジス
トマスクパターンの形成、不純物のイオン注入（ドーズ
量５×１０12ｃｍ-2程度）及び熱拡散等の処理を用いて
同時に行うことができる。
下でｐ型ベース層３５を挟んでｎ型中継層５１と対向す
るようにｎ型拡散層５２が追加されている点を除いて、
図１乃至図３図示の実施の形態と同じ構成を有する。ｎ
型拡散層５２は、ｎ+ 型ソース層３７と連続するように
ｐ型ベース層３５の表面内に形成される。ｎ型拡散層５
２の形成は、図１２（ｂ）図示の工程において、ｎ型中
継層５１及びｎ型拡散層７３を形成するための、レジス
トマスクパターンの形成、不純物のイオン注入（ドーズ
量５×１０12ｃｍ-2程度）及び熱拡散等の処理を用いて
同時に行うことができる。
【００６８】本実施の形態によれば、図１乃至図３図示
の実施の形態と同様に、メインゲート電極４２の下のチ
ャネル長Ｌｃｈを短くし、オン抵抗低下の効果を得るこ
とができる。また、ｎ型中継層５１及びｎ型拡散層５２
を同一のリソグラフィによって同時に形成することによ
り、チャネル長Ｌｃｈをマスクの開口部間の幅で正確に
決めることができる。
の実施の形態と同様に、メインゲート電極４２の下のチ
ャネル長Ｌｃｈを短くし、オン抵抗低下の効果を得るこ
とができる。また、ｎ型中継層５１及びｎ型拡散層５２
を同一のリソグラフィによって同時に形成することによ
り、チャネル長Ｌｃｈをマスクの開口部間の幅で正確に
決めることができる。
【００６９】なお、図１２（ｂ）図示の工程において、
ｎ型拡散層７３を形成するためのイオン注入のドーズ量
が低いため、ｐ型ベース層３５の表面内でｎ型拡散層５
２が確実にｎ型にならない場合も想定される。しかし、
このような場合でも、高耐圧デバイスのｐ型ベース層３
５のｐ型濃度を実質的に下げることによって、チャネル
抵抗が小さくなるので、オン電流増加の効果が得られ
る。
ｎ型拡散層７３を形成するためのイオン注入のドーズ量
が低いため、ｐ型ベース層３５の表面内でｎ型拡散層５
２が確実にｎ型にならない場合も想定される。しかし、
このような場合でも、高耐圧デバイスのｐ型ベース層３
５のｐ型濃度を実質的に下げることによって、チャネル
抵抗が小さくなるので、オン電流増加の効果が得られ
る。
【００７０】図１７は本発明の更に別の実施の形態に係
る横型ＩＧＢＴを模式的に示す平面図、図１８は図１７
のXVIII −XVIII 線に沿って横型ＩＧＢＴを模式的に示
す断面図である。
る横型ＩＧＢＴを模式的に示す平面図、図１８は図１７
のXVIII −XVIII 線に沿って横型ＩＧＢＴを模式的に示
す断面図である。
【００７１】本実施の形態は、図７図示の実施の形態の
構成に加えて、メインゲート電極４２の下でｐ型ベース
層３５を挟んでｎ型中継層５１と対向するようにｎ型拡
散層５２が追加される。
構成に加えて、メインゲート電極４２の下でｐ型ベース
層３５を挟んでｎ型中継層５１と対向するようにｎ型拡
散層５２が追加される。
【００７２】図１９は本発明の更に別の実施の形態に係
る横型ＩＧＢＴを模式的に示す断面図である。
る横型ＩＧＢＴを模式的に示す断面図である。
【００７３】本実施の形態は、図９及び図１０図示の実
施の形態の構成に加えて、メインゲート電極４２の下で
ｐ型ベース層３５を挟んでｎ型中継層５１と対向するよ
うにｎ型拡散層５２が追加されると共に、サブゲート電
極６２の下にも、ｐ型ベース層３５を挟んでｎ型中継層
５１ａと対向するようにｎ型拡散層５２ａが追加され
る。ｎ型拡散層５２、５２ａの形成もまた、図１２
（ｂ）図示の工程において、ｎ型中継層５１、５１ａ及
びｎ型拡散層７３を形成するための、レジストマスクパ
ターンの形成、不純物のイオン注入（ドーズ量５×１０
12ｃｍ-2程度）及び熱拡散等の処理を用いて同時に行う
ことができる。
施の形態の構成に加えて、メインゲート電極４２の下で
ｐ型ベース層３５を挟んでｎ型中継層５１と対向するよ
うにｎ型拡散層５２が追加されると共に、サブゲート電
極６２の下にも、ｐ型ベース層３５を挟んでｎ型中継層
５１ａと対向するようにｎ型拡散層５２ａが追加され
る。ｎ型拡散層５２、５２ａの形成もまた、図１２
（ｂ）図示の工程において、ｎ型中継層５１、５１ａ及
びｎ型拡散層７３を形成するための、レジストマスクパ
ターンの形成、不純物のイオン注入（ドーズ量５×１０
12ｃｍ-2程度）及び熱拡散等の処理を用いて同時に行う
ことができる。
【００７４】図１乃至図３図示の実施の形態に係るＩＧ
ＢＴに対してオン電流に関する比較実験を行った。
ＢＴに対してオン電流に関する比較実験を行った。
【００７５】図１乃至図３図示の実施の形態に係る実施
例のサンプルＥ１〜Ｅ４は、図１中に示すソース側のパ
ターンの変数Ｌａ〜Ｌｄを下記の表１に示すように設定
して形成した。また、比較例のサンプルＣ１〜Ｃ４は、
ｎ型中継層５１がない点を除いてサンプルＥ１〜Ｅ４と
夫々同一条件とした。なお、この実験において、ｎ型バ
ッファ層３４の深さを１．６μｍ、メインゲート電極４
２下のチャネル幅を８００μｍ、ｐ型ベース−ｎ型バッ
ファ間のドリフト長を５５μｍとした。図２０（ａ）は
ソース−ドレイン間電圧Ｖｄｓを２．５Ｖ、ゲート電圧
Ｖｇを５Ｖとした場合、図２０（ｂ）はソース−ドレイ
ン間の電圧Ｖｄｓを３．０Ｖ、ゲート電圧Ｖｇを５Ｖと
した場合の実験結果を夫々示す。
例のサンプルＥ１〜Ｅ４は、図１中に示すソース側のパ
ターンの変数Ｌａ〜Ｌｄを下記の表１に示すように設定
して形成した。また、比較例のサンプルＣ１〜Ｃ４は、
ｎ型中継層５１がない点を除いてサンプルＥ１〜Ｅ４と
夫々同一条件とした。なお、この実験において、ｎ型バ
ッファ層３４の深さを１．６μｍ、メインゲート電極４
２下のチャネル幅を８００μｍ、ｐ型ベース−ｎ型バッ
ファ間のドリフト長を５５μｍとした。図２０（ａ）は
ソース−ドレイン間電圧Ｖｄｓを２．５Ｖ、ゲート電圧
Ｖｇを５Ｖとした場合、図２０（ｂ）はソース−ドレイ
ン間の電圧Ｖｄｓを３．０Ｖ、ゲート電圧Ｖｇを５Ｖと
した場合の実験結果を夫々示す。
【００７６】図２０（ａ）、（ｂ）図示の如く、いずれ
の条件においても、図１乃至図３図示の実施の形態に係
る実施例のサンプルは比較例のサンプルに比べて１０〜
２０％大きいオン電流を示した。即ち、本発明における
ｎ型中継層５１を配設することの効果が確認された。
の条件においても、図１乃至図３図示の実施の形態に係
る実施例のサンプルは比較例のサンプルに比べて１０〜
２０％大きいオン電流を示した。即ち、本発明における
ｎ型中継層５１を配設することの効果が確認された。
【００７７】 ［表１］ （変数（μｍ）） サンプルＮｏ． Ｌａ Ｌｂ Ｌｃ Ｌｄ Ｅ１、Ｃ１ ２ １ ２ ５ Ｅ２、Ｃ２ ２ １ １ １０ Ｅ３、Ｃ３ １ ２ ２ １０ Ｅ４、Ｃ４ １ ２ １ １０ 同様に、図１乃至図３図示の実施の形態及び図１４乃至
図１６の実施の形態に係るＩＧＢＴに対してオン電流に
関する比較実験を行った。
図１６の実施の形態に係るＩＧＢＴに対してオン電流に
関する比較実験を行った。
【００７８】図１乃至図３図示の実施の形態に係る実施
例のサンプルＥ１１、Ｅ１２及び図１４乃至図１６の実
施の形態に係るサンプルＥ２１、Ｅ２２は、夫々図１及
び図１４中に示すソース側のパターンの変数Ｌａ〜Ｌｄ
を下記の表２に示すように設定して形成した。また、比
較例のサンプルＣ１１、Ｃ１２は、ｎ型中継層５１及び
ｎ型拡散層５２がない点を除いてサンプルＥ１１（また
はＥ２１）、Ｅ１２（またはＥ２２）と夫々同一条件と
した。なお、この実験において、ｎ型バッファ層３４の
深さを５．５μｍ、メインゲート電極４２下のチャネル
幅を８００μｍ、ｐ型ベース−ｎ型バッファ間のドリフ
ト長を５５μｍとした。図２１（ａ）はソース−ドレイ
ン間電圧Ｖｄｓを２．５Ｖ、ゲート電圧Ｖｇを５Ｖとし
た場合、図２１（ｂ）はソース−ドレイン間の電圧Ｖｄ
ｓを３．０Ｖ、ゲート電圧Ｖｇを５Ｖとした場合の実験
結果を夫々示す。
例のサンプルＥ１１、Ｅ１２及び図１４乃至図１６の実
施の形態に係るサンプルＥ２１、Ｅ２２は、夫々図１及
び図１４中に示すソース側のパターンの変数Ｌａ〜Ｌｄ
を下記の表２に示すように設定して形成した。また、比
較例のサンプルＣ１１、Ｃ１２は、ｎ型中継層５１及び
ｎ型拡散層５２がない点を除いてサンプルＥ１１（また
はＥ２１）、Ｅ１２（またはＥ２２）と夫々同一条件と
した。なお、この実験において、ｎ型バッファ層３４の
深さを５．５μｍ、メインゲート電極４２下のチャネル
幅を８００μｍ、ｐ型ベース−ｎ型バッファ間のドリフ
ト長を５５μｍとした。図２１（ａ）はソース−ドレイ
ン間電圧Ｖｄｓを２．５Ｖ、ゲート電圧Ｖｇを５Ｖとし
た場合、図２１（ｂ）はソース−ドレイン間の電圧Ｖｄ
ｓを３．０Ｖ、ゲート電圧Ｖｇを５Ｖとした場合の実験
結果を夫々示す。
【００７９】図２１（ａ）、（ｂ）図示の如く、図１４
乃至図１６の実施の形態に係る実施例のサンプルは比較
例のサンプルに比べて大きいオン電流を示した。即ち、
本発明におけるｎ型中継層５１及びｎ型拡散層５２を配
設することの効果が確認された。また、図１乃至図３図
示の実施の形態に係る実施例のサンプルは、図１４乃至
図１６の実施の形態に係るサンプルよりも大きいオン電
流を示した。これは、図１乃至図３図示の実施の形態の
チャネル長Ｌｃｈがｎ型中継層５１とｎ+ 型ソース層３
７との距離で規定されるのに対し、図１４乃至図１６の
実施の形態のチャネル長Ｌｃｈがｎ型中継層５１とｎ型
拡散層５２との距離で規定されることによる。即ち、同
じチャネル長であれば、図１乃至図３図示の実施の形態
の方が、図１４乃至図１６の実施の形態よりもオン抵抗
が低くなる。
乃至図１６の実施の形態に係る実施例のサンプルは比較
例のサンプルに比べて大きいオン電流を示した。即ち、
本発明におけるｎ型中継層５１及びｎ型拡散層５２を配
設することの効果が確認された。また、図１乃至図３図
示の実施の形態に係る実施例のサンプルは、図１４乃至
図１６の実施の形態に係るサンプルよりも大きいオン電
流を示した。これは、図１乃至図３図示の実施の形態の
チャネル長Ｌｃｈがｎ型中継層５１とｎ+ 型ソース層３
７との距離で規定されるのに対し、図１４乃至図１６の
実施の形態のチャネル長Ｌｃｈがｎ型中継層５１とｎ型
拡散層５２との距離で規定されることによる。即ち、同
じチャネル長であれば、図１乃至図３図示の実施の形態
の方が、図１４乃至図１６の実施の形態よりもオン抵抗
が低くなる。
【００８０】 ［表２］ （変数（μｍ）） サンプルＮｏ． Ｌａ Ｌｂ Ｌｃ Ｌｄ Ｅ１１、Ｅ２１、Ｃ１１ ２ １ ２ ５ Ｅ１２、Ｅ２２、Ｃ１２ ２ １ １ １０ なお、以上の実施の形態においては、ｎチャネルＩＧＢ
Ｔについて例示しているが、本発明はｐチャネルＩＧＢ
Ｔにも同様に適用可能である。この場合は、周辺回路の
低耐圧ＮＭＯＳＦＥＴのチャネル領域を形成するため
の、レジストマスクパターンの形成、不純物のイオン注
入及び熱拡散等の処理を用いて、チャネル長を短くする
ためのｐ型中継層を同時に形成することができる。ま
た、上記実施の形態ではＳＯＩ半導体膜としてシリコン
膜を用いたが他の半導体膜を用いることもできる。ま
た、上記実施の形態の特徴は任意に組み合わせることが
できる。その他、本発明は、その要旨を逸脱しない範囲
で、種々変形して実施することができる。
Ｔについて例示しているが、本発明はｐチャネルＩＧＢ
Ｔにも同様に適用可能である。この場合は、周辺回路の
低耐圧ＮＭＯＳＦＥＴのチャネル領域を形成するため
の、レジストマスクパターンの形成、不純物のイオン注
入及び熱拡散等の処理を用いて、チャネル長を短くする
ためのｐ型中継層を同時に形成することができる。ま
た、上記実施の形態ではＳＯＩ半導体膜としてシリコン
膜を用いたが他の半導体膜を用いることもできる。ま
た、上記実施の形態の特徴は任意に組み合わせることが
できる。その他、本発明は、その要旨を逸脱しない範囲
で、種々変形して実施することができる。
【００８１】
【発明の効果】以上詳述したように本発明の半導体装置
によれば、メインゲート電極４２の下でｐ型ベース層３
５を挟んでｎ+ 型ソース層３７と対向するように、ｎ-
型ドリフト層３３の表面内にｎ型中継層５１が配設され
る。これにより、チャネル長Ｌｃｈは従来の構造よりも
短くなり、従ってチャネル抵抗が小さくなる。このため
オン状態における電流密度を大きくすることができる。
によれば、メインゲート電極４２の下でｐ型ベース層３
５を挟んでｎ+ 型ソース層３７と対向するように、ｎ-
型ドリフト層３３の表面内にｎ型中継層５１が配設され
る。これにより、チャネル長Ｌｃｈは従来の構造よりも
短くなり、従ってチャネル抵抗が小さくなる。このため
オン状態における電流密度を大きくすることができる。
【図１】本発明の実施の形態に係る横型ＩＧＢＴを模式
的に示す平面図。
的に示す平面図。
【図２】図１のII−II線に沿って横型ＩＧＢＴを模式的
に示す断面図。
に示す断面図。
【図３】図１のIII −III 線に沿って横型ＩＧＢＴを模
式的に示す断面図。
式的に示す断面図。
【図４】本発明の別の実施の形態に係る横型ＩＧＢＴを
模式的に示す平面図。
模式的に示す平面図。
【図５】図１のV −V 線に沿って横型ＩＧＢＴを模式的
に示す断面図。
に示す断面図。
【図６】図１のVI−VI線に沿って横型ＩＧＢＴを模式的
に示す断面図。
に示す断面図。
【図７】本発明の更に別の実施の形態に係る横型ＩＧＢ
Ｔを模式的に示す平面図。
Ｔを模式的に示す平面図。
【図８】本発明の更に別の実施の形態に係る横型ＩＧＢ
Ｔを模式的に示す断面図。
Ｔを模式的に示す断面図。
【図９】本発明の更に別の実施の形態に係る横型ＩＧＢ
Ｔを模式的に示す平面図。
Ｔを模式的に示す平面図。
【図１０】図９のX −X 線に沿って横型ＩＧＢＴを模式
的に示す断面図。
的に示す断面図。
【図１１】図４乃至図６図示の実施の形態に係るＩＧＢ
Ｔを、周辺回路の低耐圧ＭＯＳＦＥＴと共に作製するプ
ロセスの途中までを工程順に示す断面図。
Ｔを、周辺回路の低耐圧ＭＯＳＦＥＴと共に作製するプ
ロセスの途中までを工程順に示す断面図。
【図１２】図１１図示の工程に続くプロセスの途中まで
を工程順に示す断面図。
を工程順に示す断面図。
【図１３】図１２図示の工程に続くプロセスの最終部分
を工程順に示す断面図。
を工程順に示す断面図。
【図１４】本発明の更に別の実施の形態に係る横型ＩＧ
ＢＴを模式的に示す平面図。
ＢＴを模式的に示す平面図。
【図１５】図１４のXV−XV線に沿って横型ＩＧＢＴを模
式的に示す断面図。
式的に示す断面図。
【図１６】図１４のXVI −XVI 線に沿って横型ＩＧＢＴ
を模式的に示す断面図。
を模式的に示す断面図。
【図１７】本発明の更に別の実施の形態に係る横型ＩＧ
ＢＴを模式的に示す平面図。
ＢＴを模式的に示す平面図。
【図１８】図１７のXVIII −XVIII 線に沿って横型ＩＧ
ＢＴを模式的に示す断面図。
ＢＴを模式的に示す断面図。
【図１９】本発明の更に別の実施の形態に係る横型ＩＧ
ＢＴを模式的に示す断面図。
ＢＴを模式的に示す断面図。
【図２０】図１乃至図３図示の実施の形態に係るＩＧＢ
Ｔに対してオン電流に関する比較実験を行った結果を示
すグラフ。
Ｔに対してオン電流に関する比較実験を行った結果を示
すグラフ。
【図２１】図１乃至図３図示の実施の形態及び図４乃至
図６の実施の形態に係るＩＧＢＴに対してオン電流に関
する比較実験を行った結果を示すグラフ。
図６の実施の形態に係るＩＧＢＴに対してオン電流に関
する比較実験を行った結果を示すグラフ。
１…シリコン支持体 ２…シリコン酸化膜 ３…シリコン活性層 ３３…ｎ- 型ドリフト層 ３４…ｎ型バッファ層 ３５…ｐ型ベース層 ３６…ｐ+ 型ドレイン層 ３７…ｎ+ 型ソース層３７ ３８…ｐ+ 型コンタクト層 ３９…ドレイン電極 ４０…ソース電極 ４２…メインゲート電極 ４４…フィールドプレート ４５、４６…格子状絶縁膜 ５１…ｎ型中継層 ５２…ｎ型拡散層 ６２…サブゲート電極
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年５月１３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正内容】
【００６６】図１４は本発明の更に別の実施の形態に係
る横型ＩＧＢＴを模式的に示す平面図であり、図１５及
び図１６は夫々図１４のXV−XV線、XVI −XVI 線に沿っ
て横型ＩＧＢＴを模式的に示す断面図である。
る横型ＩＧＢＴを模式的に示す平面図であり、図１５及
び図１６は夫々図１４のXV−XV線、XVI −XVI 線に沿っ
て横型ＩＧＢＴを模式的に示す断面図である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】図４のV −V 線に沿って横型ＩＧＢＴを模式的
に示す断面図。
に示す断面図。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】図４のVI−VI線に沿って横型ＩＧＢＴを模式的
に示す断面図。
に示す断面図。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】図２１
【補正方法】変更
【補正内容】
【図２１】図１乃至図３図示の実施の形態及び図１４乃
至図１６図示の実施の形態に係るＩＧＢＴに対してオン
電流に関する比較実験を行った結果を示すグラフ。
至図１６図示の実施の形態に係るＩＧＢＴに対してオン
電流に関する比較実験を行った結果を示すグラフ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６５６Ｂ (72)発明者 末代 知子 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内
Claims (10)
- 【請求項１】高抵抗の半導体活性層を用いて形成された
第１導電型のドリフト層と、 前記ドリフト層の表面に形成された第１または第２導電
型のドレイン層と、 前記ドリフト層の表面に形成された第２導電型のベース
層と、 前記ベース層の表面に形成された第１導電型のソース層
と、 前記ドレイン層にコンタクトするドレイン電極と、 前記ソース層及び前記ベース層にコンタクトするソース
電極と、 前記ソース層と前記ドリフト層とで挟まれた、前記ドレ
イン層側に位置する前記ベース層の表面に対してゲート
絶縁膜を介して対向するメインゲート電極と、を具備す
る半導体装置において、 前記メインゲート電極の下で前記ベース層を挟んで前記
ソース層と対向する対向部分を有するように、前記ドリ
フト層より低抵抗で且つ第１導電型の中継層が前記ドリ
フト層の表面に形成され、前記中継層の第１導電型不純
物の表面濃度が２×１０16ｃｍ-3〜２×１０17ｃｍ-3で
あることを特徴とする半導体装置。 - 【請求項２】高抵抗の半導体活性層を用いて形成された
第１導電型のドリフト層と、 前記ドリフト層の表面に形成された第１または第２導電
型のドレイン層と、 前記ドリフト層の表面に形成された第２導電型のベース
層と、 前記ベース層の表面に形成された第１導電型のソース層
と、 前記ドレイン層にコンタクトするドレイン電極と、 前記ソース層及び前記ベース層にコンタクトするソース
電極と、 前記ソース層と前記ドリフト層とで挟まれた、前記ドレ
イン層側に位置する前記ベース層の表面に対してゲート
絶縁膜を介して対向するメインゲート電極と、を具備
し、更に、 前記ベース層が、前記ドリフト層の一部である介在部分
を挟んで対向する第１及び第２部分を有し、 前記ソース層が、前記ベース層の前記第１部分の表面に
形成された第１部分と、前記ベース層の前記第２部分の
表面に形成された第２部分と、を有し、 前記ソース層の前記第１部分と前記介在部分とで挟まれ
た前記ベース層の前記第１部分の表面と、前記ソース層
の前記第２部分と前記介在部分とで挟まれた前記ベース
層の前記第２部分の表面と、に対してゲート絶縁膜を介
して対向するようにサブゲート電極が配設された半導体
装置において、 前記メインゲート電極の下で前記ベース層を挟んで前記
ソース層と対向する対向部分を有するように、前記ドリ
フト層より低抵抗で且つ第１導電型の中継層が前記ドリ
フト層の表面に形成されることを特徴とする半導体装
置。 - 【請求項３】高抵抗の半導体活性層を用いて形成された
第１導電型のドリフト層と、 前記ドリフト層の表面に形成された第１または第２導電
型のドレイン層の第１及び第２部分と、 前記ドレイン層の前記第１及び第２部分間に位置するよ
うに、前記ドリフト層の表面に形成された第２導電型の
ベース層と、 前記ベース層の表面に形成された第１導電型のソース層
と、 前記ドレイン層にコンタクトするドレイン電極と、 前記ソース層及び前記ベース層にコンタクトするソース
電極と、 前記ソース層と前記ドリフト層とで挟まれた、前記ドレ
イン層の前記第１及び第２部分側に夫々位置する前記ベ
ース層の表面に対してゲート絶縁膜を介して対向するメ
インゲート電極の第１及び第２部分と、を具備し、更
に、 前記ベース層が、前記ドリフト層の一部である介在部分
を挟んで対向する第１及び第２部分に分割され、 前記ソース層が、前記ベース層の前記第１部分の表面に
形成された第１部分と、前記ベース層の前記第２部分の
表面に形成された第２部分と、を有し、 前記ソース層の前記第１部分と前記介在部分とで挟まれ
た前記ベース層の前記第１部分の表面と、前記ソース層
の前記第２部分と前記介在部分とで挟まれた前記ベース
層の前記第２部分の表面と、に対してゲート絶縁膜を介
して対向するようにサブゲート電極が配設された半導体
装置において、 前記メインゲート電極の前記第１及び第２部分の下で前
記ベース層の前記第１及び第２部分を挟んで前記ソース
層の前記第１及び第２部分と夫々対向する第１及び第２
対向部分を有するように、前記ドリフト層より低抵抗で
且つ第１導電型の中継層が前記ドリフト層の表面に形成
されることを特徴とする半導体装置。 - 【請求項４】前記ベース層が、前記ドレイン層の前記第
１及び第２部分を包囲する包囲部分を具備し、前記ベー
ス層の前記第１及び第２部分が前記ベース層の前記包囲
部分の一部であることを特徴とする請求項３に記載の半
導体装置。 - 【請求項５】前記ドリフト層より低抵抗で且つ第１導電
型の中継層が前記介在部分の表面に形成されることを特
徴とする請求項２乃至４のいずれかに記載の半導体装
置。 - 【請求項６】前記中継層の第１導電型不純物の表面濃度
が２×１０16ｃｍ-3〜２×１０17ｃｍ-3であることを特
徴とする請求項２乃至５のいずれかに記載の半導体装
置。 - 【請求項７】前記中継層の前記対向部分が前記ベース層
内に延在することを特徴とする請求項１乃至６のいずれ
かに記載の半導体装置。 - 【請求項８】前記メインゲート電極の下で前記ベース層
を挟んで前記中継層と対向するように、第１導電型の拡
散層が前記ベース層の表面に形成されることを特徴とす
る請求項１乃至５のいずれかに記載の半導体装置。 - 【請求項９】前記拡散層が前記ソース層に連続するよう
に形成されることを特徴とする請求項８に記載の半導体
装置。 - 【請求項１０】前記ドリフト層が絶縁膜上に配設される
ことを特徴とする請求項１乃至１０のいずれかに記載の
半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10065759A JPH11266018A (ja) | 1998-03-16 | 1998-03-16 | 半導体装置 |
| US09/072,460 US6064086A (en) | 1995-08-24 | 1998-05-05 | Semiconductor device having lateral IGBT |
| US09/154,041 US6163051A (en) | 1995-08-24 | 1998-09-16 | High breakdown voltage semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10065759A JPH11266018A (ja) | 1998-03-16 | 1998-03-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11266018A true JPH11266018A (ja) | 1999-09-28 |
Family
ID=13296290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10065759A Pending JPH11266018A (ja) | 1995-08-24 | 1998-03-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11266018A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004031519A (ja) * | 2002-06-24 | 2004-01-29 | Fuji Electric Holdings Co Ltd | 半導体装置 |
| KR100423249B1 (ko) * | 2000-07-04 | 2004-03-18 | 가부시끼가이샤 도시바 | 횡형 반도체장치 |
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| JP2013062411A (ja) * | 2011-09-14 | 2013-04-04 | Renesas Electronics Corp | 半導体装置 |
| US8841724B2 (en) | 2010-03-02 | 2014-09-23 | Hitachi, Ltd. | Semiconductor device and its manufacturing method |
| WO2015093052A1 (ja) * | 2013-12-20 | 2015-06-25 | 株式会社デンソー | 半導体装置 |
-
1998
- 1998-03-16 JP JP10065759A patent/JPH11266018A/ja active Pending
Cited By (15)
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