JPH04179245A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04179245A JPH04179245A JP2307810A JP30781090A JPH04179245A JP H04179245 A JPH04179245 A JP H04179245A JP 2307810 A JP2307810 A JP 2307810A JP 30781090 A JP30781090 A JP 30781090A JP H04179245 A JPH04179245 A JP H04179245A
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- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に、半導体チップの回
路形成面を有する表面に対向する裏面に、前記表面に形
成される回路をミラー反転した回路又は制御回路等の他
の回路を形成し、この回路形成面に絶縁膜を介して配線
膜を形成し、その配線膜の一部である電極パット部を残
して、他部をパッシベーション膜ペレットコーティング
膜で被い。
路形成面を有する表面に対向する裏面に、前記表面に形
成される回路をミラー反転した回路又は制御回路等の他
の回路を形成し、この回路形成面に絶縁膜を介して配線
膜を形成し、その配線膜の一部である電極パット部を残
して、他部をパッシベーション膜ペレットコーティング
膜で被い。
その電極パッド部と前記半導体チップの周辺に位置する
内部（リーｌ〜インナーリート）の先端との間を電気的
に接続し、樹脂で封止した半導体装置に関するものであ
る。
内部（リーｌ〜インナーリート）の先端との間を電気的
に接続し、樹脂で封止した半導体装置に関するものであ
る。
従来、１パツケージにメモリ容量を増加させるものとし
て、２段重ねペレット構造にして、パッケージングする
ものや、ミラー反転したペレットを両立させて接着剤で
貼りつける方法がある。
て、２段重ねペレット構造にして、パッケージングする
ものや、ミラー反転したペレットを両立させて接着剤で
貼りつける方法がある。
しかしながら、本発明者は、前記の従来技術を検討した
結果、以下のような問題点を見出した。
結果、以下のような問題点を見出した。
メモリ容量を増加させる場合、２つの半導体チップを使
うと、実装密度も倍になり、半導体チップの高密度化で
はない。しかも、パッケージ厚は倍になっている。
うと、実装密度も倍になり、半導体チップの高密度化で
はない。しかも、パッケージ厚は倍になっている。
また、半導体チップでの大容量メモリ化（例えば１６Ｍ
ピントＤ ＲＡ Ｍ 、 ６４− ＭビットＤＲＡＭ）
に対しては、年々チップサイズが増大し、パッケージも
大きくなり、実装密度が低くなる。
ピントＤ ＲＡ Ｍ 、 ６４− ＭビットＤＲＡＭ）
に対しては、年々チップサイズが増大し、パッケージも
大きくなり、実装密度が低くなる。
本発明の目的は、半導体チップのチップサイズを増大す
ることなく、高密度化が可能な技術を提供することにあ
る。
ることなく、高密度化が可能な技術を提供することにあ
る。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以干のとおりである。
要を簡単に説明すれば、以干のとおりである。
半導体チップの表面に回路を形成し、該半導体チップの
表面に対向する裏面に、前記表面に形成される回路をミ
ラー反転した回路又は制御回路（マイコン）等の他の回
路を形成し、これらの回路形成面に絶縁膜を介して配線
膜を形成し、その配線膜の一部である電極バット部を残
して、他部をパッシベーション膜又はペレノＩ・コーテ
イング膜で被い、その電極バラ１く部と前記半導体チッ
プの周辺に位置する内部リードの先端との間を電気的に
接続し、樹脂で封止した半導体装置である。
表面に対向する裏面に、前記表面に形成される回路をミ
ラー反転した回路又は制御回路（マイコン）等の他の回
路を形成し、これらの回路形成面に絶縁膜を介して配線
膜を形成し、その配線膜の一部である電極バット部を残
して、他部をパッシベーション膜又はペレノＩ・コーテ
イング膜で被い、その電極バラ１く部と前記半導体チッ
プの周辺に位置する内部リードの先端との間を電気的に
接続し、樹脂で封止した半導体装置である。
前述した手段によれば、半導体チップの表面に回路を形
成し、該半導体チップの表面に対向する裏面に、前記表
面に形成される回路をミラー反転した回路又は制御回路
（マイコン）等の他の回路を形成するので、半導体チッ
プのチップサイズを増大することなく、高密度化がはか
れる。
成し、該半導体チップの表面に対向する裏面に、前記表
面に形成される回路をミラー反転した回路又は制御回路
（マイコン）等の他の回路を形成するので、半導体チッ
プのチップサイズを増大することなく、高密度化がはか
れる。
以下、本発明の一実施例を図面を用いて具体的に説明す
る。
る。
なお、実施例を説明するための全図において、同一機能
を有するものは、同一符号を付け、その繰り返しの説明
は省略する。
を有するものは、同一符号を付け、その繰り返しの説明
は省略する。
第１ａ図及び第］ｂ図は、本発明をメモリ装置に適用し
た一実施例の概略構成を説明するための図であり、第１
ａ図はパッケージ表側の結線図。
た一実施例の概略構成を説明するための図であり、第１
ａ図はパッケージ表側の結線図。
第］ｂ図はパッケージ裏側の結線図である。
第２ａ図は、前記第１ａ図のＡ、−Ａ線で切った断面図
であり、第２ｂ図は、前記第１ａ図のＢ−Ｂ線で切った
断面図である。
であり、第２ｂ図は、前記第１ａ図のＢ−Ｂ線で切った
断面図である。
第３図は、リードフレームのパターンを示す図である。
本実施例の半導体装置は、第１ａ図、第１ｂ図。
第２図及び第３図に示すように、半導体チップ１−の表
面にゲートアレイ方式のメモリセル群の回路（ＬＳＩ）
を形成し、該半導体チップ１の表面１Ａに対向する裏面
１Ｂに、前記表面に形成される回路をミラー反転した回
路（ＬＳＩ）を形成し、これらの回路形成面に絶縁膜を
介して配線膜を形成し、その配線膜の−・部である電極
パッド部２を残して、他部をパッシベーション膜又はペ
レソｌ−コーティング膜（図では省略しいる）で被い、
その電極パッド部２と前記半導体チップの表面１Ａ及び
裏面１Ｂの周辺に位置するり−ド３のインナーリード３
Ｂの先端との間をＡＵ線（金属ワイヤ）４でボンデング
して電気的に接続し、樹脂５で封止したものである。な
お、前記リート３には１〜４４の位置番号を付けである
。
面にゲートアレイ方式のメモリセル群の回路（ＬＳＩ）
を形成し、該半導体チップ１の表面１Ａに対向する裏面
１Ｂに、前記表面に形成される回路をミラー反転した回
路（ＬＳＩ）を形成し、これらの回路形成面に絶縁膜を
介して配線膜を形成し、その配線膜の−・部である電極
パッド部２を残して、他部をパッシベーション膜又はペ
レソｌ−コーティング膜（図では省略しいる）で被い、
その電極パッド部２と前記半導体チップの表面１Ａ及び
裏面１Ｂの周辺に位置するり−ド３のインナーリード３
Ｂの先端との間をＡＵ線（金属ワイヤ）４でボンデング
して電気的に接続し、樹脂５で封止したものである。な
お、前記リート３には１〜４４の位置番号を付けである
。
前記リート３は、第３図に示すように、アラターリ−＋
： ３ Ａとインナーリード３Ｂとからなる。
： ３ Ａとインナーリード３Ｂとからなる。
また、前記半導体チップ１は、吊りリード３Ｃにより支
持される。この吊りリード３Ｃの半導体チップ支持部３
Ｇ、は、スプーン状に構成されて ・いる。
持される。この吊りリード３Ｃの半導体チップ支持部３
Ｇ、は、スプーン状に構成されて ・いる。
次に、本実施例の半導体装置の組み立て方法について説
明する。
明する。
第４図は、ウェハ段階でのウェハ状態図を示す図、
第５図は、ダイシング後のダイレクトピックアップを説
明するための図、 第６ａ図及び第６ｂ図（第６ａ図のＣ−Ｃ線で切った断
面図）は、ベレツ１−付きボンディングワイヤをり−１
〜にボンデングする手段を説明するための図である。
明するための図、 第６ａ図及び第６ｂ図（第６ａ図のＣ−Ｃ線で切った断
面図）は、ベレツ１−付きボンディングワイヤをり−１
〜にボンデングする手段を説明するための図である。
本実施例の半導体装置の組み立て方法は、第４図に示す
ように、ウェハ１０の裏面１０Ｂに、表面１０Ａに形成
された回路（ｒ、、 Ｓ Ｉパターン）１１−とのミラ
ー反転したＬＳＩパターンを作る場合、ウェハ１０のオ
リフラ１−２を利用し、また、ウェハ１０の搬送に用い
る取りしろ１３を作成しておく。また、前記１．、 Ｓ
Ｉパターン１］内のコーナー部は、後二り程−Ｌ使用
できるように取りしろＬ Ｉ Ａとしておく。
ように、ウェハ１０の裏面１０Ｂに、表面１０Ａに形成
された回路（ｒ、、 Ｓ Ｉパターン）１１−とのミラ
ー反転したＬＳＩパターンを作る場合、ウェハ１０のオ
リフラ１−２を利用し、また、ウェハ１０の搬送に用い
る取りしろ１３を作成しておく。また、前記１．、 Ｓ
Ｉパターン１］内のコーナー部は、後二り程−Ｌ使用
できるように取りしろＬ Ｉ Ａとしておく。
エツチングする場合においては、表面１０ Ａを接着テ
ープで密着させ、表面３− Ａと裏面」Ｂとに交互にテ
ープを貼り付けとはがしく剥離）をくり返して行う。拡
散膜の形成や蒸着を行う場合には、表面１Ａと裏面１Ｂ
を交互にマスキングし、表裏の取りしろ１３を使用して
行う。
ープで密着させ、表面３− Ａと裏面」Ｂとに交互にテ
ープを貼り付けとはがしく剥離）をくり返して行う。拡
散膜の形成や蒸着を行う場合には、表面１Ａと裏面１Ｂ
を交互にマスキングし、表裏の取りしろ１３を使用して
行う。
このようにして出来た表裏パターンウェハ１０は、第５
図に示すように、片面をフィルム１４でチーピンクし、
フルタイシンクによりチソブサイスとする。その後、タ
イレフトピンクアップにより、゛１４導体チップ１のコ
ーナ一部（他の部分でも可）にあらかしめビッグアップ
経路をつけてもよい箇所を押し出し、真空吸着装置］５
でペレット皿（皿底には傷をつかせぬシート、例えばゴ
ムシート等を貼っておく）に入れるか、ペレット付はマ
ウントさせる。
図に示すように、片面をフィルム１４でチーピンクし、
フルタイシンクによりチソブサイスとする。その後、タ
イレフトピンクアップにより、゛１４導体チップ１のコ
ーナ一部（他の部分でも可）にあらかしめビッグアップ
経路をつけてもよい箇所を押し出し、真空吸着装置］５
でペレット皿（皿底には傷をつかせぬシート、例えばゴ
ムシート等を貼っておく）に入れるか、ペレット付はマ
ウントさせる。
ペレット付けにおいては、第６ｂ図に示すように、前記
半導体チップ１のコーナ一部と吊すリート３Ｃの半導体
チップ支持部３Ｃ，でペレット付けを行う。
半導体チップ１のコーナ一部と吊すリート３Ｃの半導体
チップ支持部３Ｃ，でペレット付けを行う。
ワイヤボンディングにおいては、第６ａ図、第６ｂ図及
び第７図に示すように、半導体チップ１の表面を、まず
、ワイヤボンディングし、その後、第６ａ図及び第６ｂ
図に示すように、半導体チップ１のコーナ一部を表面側
から押え部材］６で押え、反転させてから、そのままコ
ーナ一部を固定した状態で裏面のワイヤボンディングを
行う。
び第７図に示すように、半導体チップ１の表面を、まず
、ワイヤボンディングし、その後、第６ａ図及び第６ｂ
図に示すように、半導体チップ１のコーナ一部を表面側
から押え部材］６で押え、反転させてから、そのままコ
ーナ一部を固定した状態で裏面のワイヤボンディングを
行う。
ボンディング後は、１〜ランスファモールトにより樹脂
５のモール１へを行い、その後、アラターリ−＋： ３
ＡをＪベンドリートやルウインクリート形状に成形切
断を行う。
５のモール１へを行い、その後、アラターリ−＋： ３
ＡをＪベンドリートやルウインクリート形状に成形切
断を行う。
両面エクフラ付けのウェハ（ウェハ厚は、はぼ５００μ
ｍであるが、薄い２５０μｍ程度にしてもよい）の片面
に、ＬＳＩパターンのエツチング及び拡散、蒸着を行っ
てもよいが、工程を考え両面にＬＳＩパターンを形成す
る場合は、両面交互にマスキングをしたり、同時拡散な
とが行える場合は、行って良い。
ｍであるが、薄い２５０μｍ程度にしてもよい）の片面
に、ＬＳＩパターンのエツチング及び拡散、蒸着を行っ
てもよいが、工程を考え両面にＬＳＩパターンを形成す
る場合は、両面交互にマスキングをしたり、同時拡散な
とが行える場合は、行って良い。
また、ウェハの搬送用として、両面に搬送取りしろをウ
ェハ周囲に設けておく。あとはオリフラの位置決めを用
い、［、ＳＩパターンニンクを両面交互に行う。また、
ウェハからペレノ１ヘザイズにする時のために、ペレッ
トコーナ一部でも良いがダイシンク時のダイレフ１ヘビ
ツクアツプ押跡の確保、ペレット付箇所、ボンディング
押え位置等をあらかじめコーナ一部もしくはペレット周
辺に位置させておく。
ェハ周囲に設けておく。あとはオリフラの位置決めを用
い、［、ＳＩパターンニンクを両面交互に行う。また、
ウェハからペレノ１ヘザイズにする時のために、ペレッ
トコーナ一部でも良いがダイシンク時のダイレフ１ヘビ
ツクアツプ押跡の確保、ペレット付箇所、ボンディング
押え位置等をあらかじめコーナ一部もしくはペレット周
辺に位置させておく。
前記ペレット付けは、Ａｇペーストやゴムペースト剤で
接着させベークにより固着させる。ボンディングの際は
、ペレットのコーナーを、第６ａ図、第６ｂ図に示すよ
うに押え、表側をボンティングした後、反転させて、裏
側タホンディングする。
接着させベークにより固着させる。ボンディングの際は
、ペレットのコーナーを、第６ａ図、第６ｂ図に示すよ
うに押え、表側をボンティングした後、反転させて、裏
側タホンディングする。
以上の説明かられかるように、本実施例によれば、半導
体チップ１の表面ＩＡに回路（ＬＳＩ）を形成し、該半
導体チップ１の回路形成面を有する表面ＩＡに対する裏
面ＩＢに、前記表面に形成される回路をミラー反転した
回路（ＬＳＩ）を形成するので、半導体チップ］のチッ
プサイスを増大することなく、高密度化がはかれる。
体チップ１の表面ＩＡに回路（ＬＳＩ）を形成し、該半
導体チップ１の回路形成面を有する表面ＩＡに対する裏
面ＩＢに、前記表面に形成される回路をミラー反転した
回路（ＬＳＩ）を形成するので、半導体チップ］のチッ
プサイスを増大することなく、高密度化がはかれる。
これにより、小型で薄形の大容量のメモリが実現できる
。
。
〔実施例２〕
第７ａ図及び第７ｂ図は、本発明をメモリ装置に適用し
た実施例２の概略構成を説明するための図であり、第７
ａ図はパッケージ表側の結線図、第７ｂ図はパッケージ
裏側の結線図である。
た実施例２の概略構成を説明するための図であり、第７
ａ図はパッケージ表側の結線図、第７ｂ図はパッケージ
裏側の結線図である。
前記実施例１では、半導体チップ１の回路形成面を有す
る表面ＩＡに対する裏面ＩＢに、前記表面に形成さ九る
回路をミラー反転した回路（ＬＳＩ）を形成したが、本
実施例２のメモリ装置は、半導体チップ１の表面１Ａに
ケートアレイ（メモリセル群）回路を形成し、該半導体
チップ］の回路形成面を有する表面」Ａに対する裏面Ｉ
Ｂに、マイコンからなるグー１−アレイ（メモリセル群
）回路の制御回路を形成したものである。
る表面ＩＡに対する裏面ＩＢに、前記表面に形成さ九る
回路をミラー反転した回路（ＬＳＩ）を形成したが、本
実施例２のメモリ装置は、半導体チップ１の表面１Ａに
ケートアレイ（メモリセル群）回路を形成し、該半導体
チップ］の回路形成面を有する表面」Ａに対する裏面Ｉ
Ｂに、マイコンからなるグー１−アレイ（メモリセル群
）回路の制御回路を形成したものである。
つまり、表面１ＡにメモリＬＳＩパターン、裏面１Ｂに
マイコンＬＳＩパターンを形成し、各々のバフ１〜部を
パッケージのインナーリードと同−結線化させること（
パッケージ内で、チップコンデンサー、抵抗とも接続す
る）により、小型で薄形のシステムパッケージの半導体
装置が可能となる。
マイコンＬＳＩパターンを形成し、各々のバフ１〜部を
パッケージのインナーリードと同−結線化させること（
パッケージ内で、チップコンデンサー、抵抗とも接続す
る）により、小型で薄形のシステムパッケージの半導体
装置が可能となる。
また、チップサイズから表面ＩＡに大メモリＬＳＩパタ
ーンを形成させ、裏面１Ｂにロジック１ＣＸ２個十マイ
コンＩＣパターンを形成することにより、より小さなシ
ステムパッケージの半導体装置が実現できる。
ーンを形成させ、裏面１Ｂにロジック１ＣＸ２個十マイ
コンＩＣパターンを形成することにより、より小さなシ
ステムパッケージの半導体装置が実現できる。
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る 半導体チップ１のチップサイズを増大することなく、高
密度化がはかれるので、薄形で大容量化の半導体装置が
実現できる。
て得られる効果を簡単に説明すれば、下記のとおりであ
る 半導体チップ１のチップサイズを増大することなく、高
密度化がはかれるので、薄形で大容量化の半導体装置が
実現できる。
また、薄形でより小さなシステムパッケージの半導体装
置が実現できる。
置が実現できる。
第１ａ図及び第」ｂ図は、本発明をメモリ装置に適用し
た一実施例の概略構成を説明するための図。 第２ａ図、第２ｂ図は、前記第１ａ図のＡ−Ａ線、Ｂ−
Ｂ線でそれぞれ切った断面図、第３図は、リードフレー
ムのパターンを示す図、第４図は、ウェハ段階でのウェ
ハ状態図を示す回、 第５図は、ダイシング後のダイレクトピックアップを説
明するための図、 第６ａ図及び第６ｂ図（第６ａ図のＣ−Ｃ線で切った断
面図）は、バレン１〜付きボンディングワイヤをリード
にボンデングする手段を説明するための図、 第７ａ図及び第７ｂ図は１本発明をメモリ装置に適用し
た実施例２の概略構成を説明するための図である。 図中、１ 半導体チップ、Ｉ八 半導体チップの表面、
」Ｂ ・半導体チップの裏面、２・電極パン１一部、３
・ リ−１く、３Ａ アウターリード、３Ｂ インナー
リート、３Ｃ・・・吊りリード、３Ｃよ・半導体チップ
支持部、４− Ａ ｕ線（金属ワイヤ）、５・・樹脂。
た一実施例の概略構成を説明するための図。 第２ａ図、第２ｂ図は、前記第１ａ図のＡ−Ａ線、Ｂ−
Ｂ線でそれぞれ切った断面図、第３図は、リードフレー
ムのパターンを示す図、第４図は、ウェハ段階でのウェ
ハ状態図を示す回、 第５図は、ダイシング後のダイレクトピックアップを説
明するための図、 第６ａ図及び第６ｂ図（第６ａ図のＣ−Ｃ線で切った断
面図）は、バレン１〜付きボンディングワイヤをリード
にボンデングする手段を説明するための図、 第７ａ図及び第７ｂ図は１本発明をメモリ装置に適用し
た実施例２の概略構成を説明するための図である。 図中、１ 半導体チップ、Ｉ八 半導体チップの表面、
」Ｂ ・半導体チップの裏面、２・電極パン１一部、３
・ リ−１く、３Ａ アウターリード、３Ｂ インナー
リート、３Ｃ・・・吊りリード、３Ｃよ・半導体チップ
支持部、４− Ａ ｕ線（金属ワイヤ）、５・・樹脂。
Claims (1)
- １、半導体チップの表面に回路を形成し、該半導体チッ
プの表面に対向する裏面に、前記表面に形成される回路
をミラー反転した回路又は他の回路を形成し、これらの
回路形成面に絶縁膜を介して配線膜を形成し、その配線
膜の一部である電極パッド部を残して、他部をパッシベ
ーション膜又はペレットコーティング膜で被い、その電
極パッド部と前記半導体チップの周辺に位置する内部リ
ードの先端との間を電気的に接続し、樹脂で封止したこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2307810A JPH04179245A (ja) | 1990-11-13 | 1990-11-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2307810A JPH04179245A (ja) | 1990-11-13 | 1990-11-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04179245A true JPH04179245A (ja) | 1992-06-25 |
Family
ID=17973493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2307810A Pending JPH04179245A (ja) | 1990-11-13 | 1990-11-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04179245A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7023518B1 (en) * | 1995-12-19 | 2006-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a non-conductive material or a weakly conductive material applied to a side edge of a substrate and a method of fabricating the same |
| KR100709059B1 (ko) * | 2003-10-28 | 2007-04-18 | 엘피다 메모리 가부시키가이샤 | 메모리 시스템 및 메모리 모듈 |
| US7538849B2 (en) | 1995-02-15 | 2009-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and forming method thereof |
-
1990
- 1990-11-13 JP JP2307810A patent/JPH04179245A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7538849B2 (en) | 1995-02-15 | 2009-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and forming method thereof |
| US7924392B2 (en) | 1995-02-15 | 2011-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and forming method thereof |
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