JPH04180437A - ゲート信号生成回路 - Google Patents
ゲート信号生成回路Info
- Publication number
- JPH04180437A JPH04180437A JP2310233A JP31023390A JPH04180437A JP H04180437 A JPH04180437 A JP H04180437A JP 2310233 A JP2310233 A JP 2310233A JP 31023390 A JP31023390 A JP 31023390A JP H04180437 A JPH04180437 A JP H04180437A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- output
- latch
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 20
- 230000001934 delay Effects 0.000 claims abstract description 5
- 230000005540 biological transmission Effects 0.000 claims description 26
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 3
- 238000000926 separation method Methods 0.000 description 2
- 101100172132 Mus musculus Eif3a gene Proteins 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
- Monitoring And Testing Of Transmission In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、伝送媒体が接続されていることを確認するた
めのリンクテストパルス信号と通常のデータ信号とを分
離するために用いるゲート信号を生成するゲート信号生
成回路に関するものであり、例えば、ＩＥＥＥ８０２．
３規格のｌ０ＢＡＳＥ−Ｔの媒体接続装置（Ｍ Ａ Ｕ
”）における受信信号判別回路に利用されるものであ
る。
めのリンクテストパルス信号と通常のデータ信号とを分
離するために用いるゲート信号を生成するゲート信号生
成回路に関するものであり、例えば、ＩＥＥＥ８０２．
３規格のｌ０ＢＡＳＥ−Ｔの媒体接続装置（Ｍ Ａ Ｕ
”）における受信信号判別回路に利用されるものであ
る。
［従来の技術］
従来、ＩＥＥＥ８０２．３規格（Ｃ８ＭＡ／ＣＤ方式）
に準拠し、伝送速度がＩＯＭビット／秒で、伝送媒体と
してツイストペア線を用いるｌ０ＢＡＳＥ−Ｔと呼ばれ
るＬＡＮが普及している。この１０ＢＡＳＥ−Ｔは伝送
媒体が電話線のようなツイストペア線で構成されるので
、既に配線しである電話線を利用してＬＡＮを横築する
ことができ、フロアのレイアウトを変更することが多い
オフィス用途に適している。
に準拠し、伝送速度がＩＯＭビット／秒で、伝送媒体と
してツイストペア線を用いるｌ０ＢＡＳＥ−Ｔと呼ばれ
るＬＡＮが普及している。この１０ＢＡＳＥ−Ｔは伝送
媒体が電話線のようなツイストペア線で構成されるので
、既に配線しである電話線を利用してＬＡＮを横築する
ことができ、フロアのレイアウトを変更することが多い
オフィス用途に適している。
このようなツイストペア線を伝送媒体とする１０ＢＡＳ
Ｅ−Ｔは、伝送媒体の断線により通信不能状態に陥る可
能性が高い、このため、伝送媒体が接続されていること
を確認するためのリンクテストパルス信号を通常のデー
タ信号の前後に挿入している。そこで、ツイストペア線
に接続される媒体接続装置Ｍ Ａ Ｕ （Ｍ ｅｄｉａ
Ａ ｃｃｅｓｓ Ｕ ｎ１ｔ）では、受信した信号の
中から、必要なデータ信号のみを取り出す受信信号の分
離回路が必要であった。
Ｅ−Ｔは、伝送媒体の断線により通信不能状態に陥る可
能性が高い、このため、伝送媒体が接続されていること
を確認するためのリンクテストパルス信号を通常のデー
タ信号の前後に挿入している。そこで、ツイストペア線
に接続される媒体接続装置Ｍ Ａ Ｕ （Ｍ ｅｄｉａ
Ａ ｃｃｅｓｓ Ｕ ｎ１ｔ）では、受信した信号の
中から、必要なデータ信号のみを取り出す受信信号の分
離回路が必要であった。
［発明が解決しようとする課題］
従来の受信信号の分離回路は、クリップフロップとアン
ド回路と単安定マルチバイブレータを用いて構成してい
た。しかしながら、単安定マルチバイブレータを使用す
ると、時定数設定のための抵抗とコンデンサを外付けす
る必要があるので、最近のプログラムデバイスを用いる
ことができないという問題があった。また、受信された
信号は差動レシーバにより検出するものであるが、この
差動レシーバの感度によっては、リンクテストパルス信
号が１パルスとして検出されたり、２パルスとして検出
されるという問題があった。
ド回路と単安定マルチバイブレータを用いて構成してい
た。しかしながら、単安定マルチバイブレータを使用す
ると、時定数設定のための抵抗とコンデンサを外付けす
る必要があるので、最近のプログラムデバイスを用いる
ことができないという問題があった。また、受信された
信号は差動レシーバにより検出するものであるが、この
差動レシーバの感度によっては、リンクテストパルス信
号が１パルスとして検出されたり、２パルスとして検出
されるという問題があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、通常のデータ信号とリンクテス
トパルス信号とを分離するためのゲート信号を生成する
ゲート信号生成回路をデジタル回路のみで構成可能とす
ると共に、リンクテストパルス信号と通常のデータ信号
との混同を防止することにある。
の目的とするところは、通常のデータ信号とリンクテス
トパルス信号とを分離するためのゲート信号を生成する
ゲート信号生成回路をデジタル回路のみで構成可能とす
ると共に、リンクテストパルス信号と通常のデータ信号
との混同を防止することにある。
［課題を解決するための手段］
本発明のゲート信号生成回路にあっては、上記の課題を
解決するために、伝送媒体が接続されていることを確認
するためのリンクテストパルス信号と通常のデータ信号
とが同一の伝送媒体上で時分割的に混在する情報伝送装
置において、第１図に示すように、伝送媒体からの受信
信号の存在を検出する信号検出回路４と、信号検出回路
４の検出出力を所定時間遅延させるシフトレジスタ５の
ような信号遅延回路と、信号遅延回路の出力を被ラッチ
入力とし、伝送媒体からの受信信号をラッチ用のクロッ
ク入力とするフリップフロップ７のようなラッチ回路と
を備え、ラッチ回路のラッチ出力をデータ信号検出のた
めのゲート信号としたことを特徴とするものである。
解決するために、伝送媒体が接続されていることを確認
するためのリンクテストパルス信号と通常のデータ信号
とが同一の伝送媒体上で時分割的に混在する情報伝送装
置において、第１図に示すように、伝送媒体からの受信
信号の存在を検出する信号検出回路４と、信号検出回路
４の検出出力を所定時間遅延させるシフトレジスタ５の
ような信号遅延回路と、信号遅延回路の出力を被ラッチ
入力とし、伝送媒体からの受信信号をラッチ用のクロッ
ク入力とするフリップフロップ７のようなラッチ回路と
を備え、ラッチ回路のラッチ出力をデータ信号検出のた
めのゲート信号としたことを特徴とするものである。
［作用コ
本発明にあっては、このように、伝送媒体からの受信信
号の存在を検出する信号検出回路４の検出出力を所定時
間遅延させて、この遅延させた信号検出出力を伝送媒体
からの受信信号をラッチ用のクロック入力としてラッチ
し、そのラッチ出力をデータ信号検出のためのゲート信
号として用いたので、シフトレジスタ５のような信号遅
延回路と、フリップフロップ７のようなラッチ回路を用
いてゲート信号生成回路を構成することができ、受信信
号判別回路のデジタル回路化が可能となる。
号の存在を検出する信号検出回路４の検出出力を所定時
間遅延させて、この遅延させた信号検出出力を伝送媒体
からの受信信号をラッチ用のクロック入力としてラッチ
し、そのラッチ出力をデータ信号検出のためのゲート信
号として用いたので、シフトレジスタ５のような信号遅
延回路と、フリップフロップ７のようなラッチ回路を用
いてゲート信号生成回路を構成することができ、受信信
号判別回路のデジタル回路化が可能となる。
また、シフトレジスタ５のような信号遅延回路の遅延時
間を適切に設定することにより、通常のデータ信号とリ
ンクテストパルス信号とを確実に区別することが可能と
なる。
間を適切に設定することにより、通常のデータ信号とリ
ンクテストパルス信号とを確実に区別することが可能と
なる。
［実施例］
第１図は本発明の一実施例の回路図である。ＣＳＭＡ／
ＣＤ方式のＬＡＮにおける伝送路符号はマンチェスタ符
号であり、データの伝送速度が１０Ｍビット／秒であれ
ば、ボーレートは２０Ｍサンプル／秒となる。そこで、
クロック端子１には２０ＭＨｚのクロック信号を入力し
ている。差動入力端子２．３間の信号は、差動レシーバ
８により差動増幅されて、信号検出回路４に入力される
。
ＣＤ方式のＬＡＮにおける伝送路符号はマンチェスタ符
号であり、データの伝送速度が１０Ｍビット／秒であれ
ば、ボーレートは２０Ｍサンプル／秒となる。そこで、
クロック端子１には２０ＭＨｚのクロック信号を入力し
ている。差動入力端子２．３間の信号は、差動レシーバ
８により差動増幅されて、信号検出回路４に入力される
。
信号検出回路４では、受信信号が存在するときに出力信
号Ｙを“Ｈｉｇｈ″レベルとし、これをシフトレジスタ
５のデータ入力とする。タロツク端子１のクロック信号
は分周器６により１／２の周波数（１０ＭＨｚ）に分周
されて、シフトレジスタ５のシフトクロックとなる。シ
フトレジスタ５の４ビツト目の出力Ｑ、はフリップフロ
ップ７のデータ人力りとなる。フリップフロップ７のラ
ッチ用のタロツクには、差動レシーバ８の出力が入力さ
れている。なお、シフトレジスタ５の４ビツト目の出力
Ｑ、と差動レシーバ８の出力が共に“’Ｌｏｗ”レベル
になると、負論理入力のアンドゲート９の出力によりフ
リップフロップ７のリセット端子Ｒが”Ｈｉｇｈ”レベ
ルとなり、フリップフロップ７がリセットされる。シフ
トレジスタ５は信号遅延回路、フリップフロップ７はラ
ッチ回路として動作するものであり、スリップフロップ
７のラッチ出力Ｑがデータ信号検出用のゲート信号とし
て出力端子１０から出力される。
号Ｙを“Ｈｉｇｈ″レベルとし、これをシフトレジスタ
５のデータ入力とする。タロツク端子１のクロック信号
は分周器６により１／２の周波数（１０ＭＨｚ）に分周
されて、シフトレジスタ５のシフトクロックとなる。シ
フトレジスタ５の４ビツト目の出力Ｑ、はフリップフロ
ップ７のデータ人力りとなる。フリップフロップ７のラ
ッチ用のタロツクには、差動レシーバ８の出力が入力さ
れている。なお、シフトレジスタ５の４ビツト目の出力
Ｑ、と差動レシーバ８の出力が共に“’Ｌｏｗ”レベル
になると、負論理入力のアンドゲート９の出力によりフ
リップフロップ７のリセット端子Ｒが”Ｈｉｇｈ”レベ
ルとなり、フリップフロップ７がリセットされる。シフ
トレジスタ５は信号遅延回路、フリップフロップ７はラ
ッチ回路として動作するものであり、スリップフロップ
７のラッチ出力Ｑがデータ信号検出用のゲート信号とし
て出力端子１０から出力される。
以下、本実施例の動作について説明する。
第２図は通常のデータ信号が受信された場合の動作波形
図であり、クロック端子１に入力される２０ＭＨｚのク
ロック信号と、差動レシーバ８、信号検出回路４、分周
器６、シフトレジスタ５、フリップフロップ７、ゲート
９の出力波形を示している。信号検出回路４で差動入力
端子２，３間のデータ信号が存在することを検出すると
、その出力信号Ｙが°“Ｈｉｇｈ”レベルとなり、この
出力信号Ｙをシフトレジスタ５に入力する。クロック端
子１から与えられた２０Ｍｈｚのクロック信号を分周器
６で２分周し、１０ＭＨｚのシフトクロックとしてシフ
トレジスタ５に与えているので、シフトレジスタらでは
、前記信号Ｙを４２０ツク分遅らせてフリップフロップ
７のデータ人力りとする。
図であり、クロック端子１に入力される２０ＭＨｚのク
ロック信号と、差動レシーバ８、信号検出回路４、分周
器６、シフトレジスタ５、フリップフロップ７、ゲート
９の出力波形を示している。信号検出回路４で差動入力
端子２，３間のデータ信号が存在することを検出すると
、その出力信号Ｙが°“Ｈｉｇｈ”レベルとなり、この
出力信号Ｙをシフトレジスタ５に入力する。クロック端
子１から与えられた２０Ｍｈｚのクロック信号を分周器
６で２分周し、１０ＭＨｚのシフトクロックとしてシフ
トレジスタ５に与えているので、シフトレジスタらでは
、前記信号Ｙを４２０ツク分遅らせてフリップフロップ
７のデータ人力りとする。
フリップフロップ７のデータをラッチするために、差動
レシーバ８によりＴＴＬレベルに変換した受信信号をフ
リップフロップ７のラッチ用のクロック入力に供給して
いる。受信信号が通常のデータ信号ならば、シフトレジ
スタ５の４ビツト目の出力Ｑコをラッチして、フリップ
フロップ７の出力ＱにＨｉｇｈ”レベルが出力される。
レシーバ８によりＴＴＬレベルに変換した受信信号をフ
リップフロップ７のラッチ用のクロック入力に供給して
いる。受信信号が通常のデータ信号ならば、シフトレジ
スタ５の４ビツト目の出力Ｑコをラッチして、フリップ
フロップ７の出力ＱにＨｉｇｈ”レベルが出力される。
また、ジフトレジスタ５の出力Ｑ、と差動レシーバ８の
受信信号が共に“Ｌｏｗ”レベルとなった場合には、ア
ンドゲート９の出力でフリップフロップ７をリセットす
る。これにより、データ信号を抽出するためのゲート信
号をフリップフロップ７の出力Ｑに生成することができ
る。
受信信号が共に“Ｌｏｗ”レベルとなった場合には、ア
ンドゲート９の出力でフリップフロップ７をリセットす
る。これにより、データ信号を抽出するためのゲート信
号をフリップフロップ７の出力Ｑに生成することができ
る。
第３図は伝送媒体が接続されていることを確認するため
のリンクテストパルス信号が受信された場合の動作波形
図である。この場合、差動レシーバ８の出力に１パルス
又は２パルスの信号が得られる。信号検圧ｒｇＪ路４で
は、このパルス信号を検出して、出力信号Ｙを“Ｈｉｇ
ｈ”レベルとする。シフトレジスタ５では、この出力信
号Ｙを４ビット分遅延させて、フリップフロップ７のデ
ータ人力りに供給する。フリップフロップ７は、差動レ
シーバ８の出力パルスをラッチ用のクロックとしてシフ
トレジスタ５の４ビツト目の出力Ｑ、をラッチする。し
かし、リンクテストパルス信号では、パルス数が１パル
ス又は２パルスとなり、通常のデータ信号に比べるとパ
ルス数が少ないので、フリップフロップ７の出力Ｑが’
Ｈｉｇｈ”レベルとなることは無く、リンクテストパル
ス信号が通常のデータ信号と混同されることは無い。
のリンクテストパルス信号が受信された場合の動作波形
図である。この場合、差動レシーバ８の出力に１パルス
又は２パルスの信号が得られる。信号検圧ｒｇＪ路４で
は、このパルス信号を検出して、出力信号Ｙを“Ｈｉｇ
ｈ”レベルとする。シフトレジスタ５では、この出力信
号Ｙを４ビット分遅延させて、フリップフロップ７のデ
ータ人力りに供給する。フリップフロップ７は、差動レ
シーバ８の出力パルスをラッチ用のクロックとしてシフ
トレジスタ５の４ビツト目の出力Ｑ、をラッチする。し
かし、リンクテストパルス信号では、パルス数が１パル
ス又は２パルスとなり、通常のデータ信号に比べるとパ
ルス数が少ないので、フリップフロップ７の出力Ｑが’
Ｈｉｇｈ”レベルとなることは無く、リンクテストパル
ス信号が通常のデータ信号と混同されることは無い。
［発明の効果］
本発明のゲート信号生成回路では、伝送媒体が接続され
ていることを確認するためのリンクテストパルス信号と
通常のデータ信号とが同一の伝送媒体上で時分割的に混
在する情報伝送装置において、伝送媒体からの受信信号
の存在を検出する信号検出回路の検出出力を信号遅延回
路を用いて所定時間遅延させ、これを伝送媒体からの受
信信号をラッチ用のクロック入力としてラッチ回路でラ
ッチすることにより、通常のデータ信号を検出するため
のゲート信号を生成するようにしたから、シフトレジス
タやフリップフロップを用いて構成することができ、受
信信号判別回路のデジタル回路化が可能になるという効
果があり、また、信号遅延回路における遅延時間を適切
に設定することにより、リンクテストパルス信号と通常
のデータ信号とを確実に区別することが可能になるとい
う効果がある。
ていることを確認するためのリンクテストパルス信号と
通常のデータ信号とが同一の伝送媒体上で時分割的に混
在する情報伝送装置において、伝送媒体からの受信信号
の存在を検出する信号検出回路の検出出力を信号遅延回
路を用いて所定時間遅延させ、これを伝送媒体からの受
信信号をラッチ用のクロック入力としてラッチ回路でラ
ッチすることにより、通常のデータ信号を検出するため
のゲート信号を生成するようにしたから、シフトレジス
タやフリップフロップを用いて構成することができ、受
信信号判別回路のデジタル回路化が可能になるという効
果があり、また、信号遅延回路における遅延時間を適切
に設定することにより、リンクテストパルス信号と通常
のデータ信号とを確実に区別することが可能になるとい
う効果がある。
第１図は本発明の一実施例の回路図、第２図は通常のデ
ータ信号が受信された場合の動作波形図、第３図はリン
クテストパルス信号が受信された場合の動作波形図であ
る。 １はクロック端子、２．３は差動入力端子、４は信号検
出回路、５はシフトレジスタ、６は分周器、７はフリッ
プフロップ、８は差動レシーバ、９はゲート回路、１０
は出力端子である。
ータ信号が受信された場合の動作波形図、第３図はリン
クテストパルス信号が受信された場合の動作波形図であ
る。 １はクロック端子、２．３は差動入力端子、４は信号検
出回路、５はシフトレジスタ、６は分周器、７はフリッ
プフロップ、８は差動レシーバ、９はゲート回路、１０
は出力端子である。
Claims (1)
- （１）伝送媒体が接続されていることを確認するための
リンクテストパルス信号と通常のデータ信号とが同一の
伝送媒体上で時分割的に混在する情報伝送装置において
、伝送媒体からの受信信号の存在を検出する信号検出回
路と、信号検出回路の検出出力を所定時間遅延させる信
号遅延回路と、信号遅延回路の出力を被ラッチ入力とし
、伝送媒体からの受信信号をラッチ用のクロック入力と
するラッチ回路とを備え、ラッチ回路のラッチ出力をデ
ータ信号検出のためのゲート信号としたことを特徴とす
るゲート信号生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2310233A JPH04180437A (ja) | 1990-11-15 | 1990-11-15 | ゲート信号生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2310233A JPH04180437A (ja) | 1990-11-15 | 1990-11-15 | ゲート信号生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04180437A true JPH04180437A (ja) | 1992-06-26 |
Family
ID=18002786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2310233A Pending JPH04180437A (ja) | 1990-11-15 | 1990-11-15 | ゲート信号生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04180437A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0514364A (ja) * | 1991-07-08 | 1993-01-22 | Matsushita Electric Works Ltd | 送受信線切替器 |
| JP2008227570A (ja) * | 2007-03-08 | 2008-09-25 | Mitsubishi Heavy Ind Ltd | 差動型伝送装置 |
-
1990
- 1990-11-15 JP JP2310233A patent/JPH04180437A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0514364A (ja) * | 1991-07-08 | 1993-01-22 | Matsushita Electric Works Ltd | 送受信線切替器 |
| JP2008227570A (ja) * | 2007-03-08 | 2008-09-25 | Mitsubishi Heavy Ind Ltd | 差動型伝送装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5327465A (en) | Method and apparatus for squelch circuit in network communication | |
| US7028105B2 (en) | Apparatus, method and signal set for monoline serial interface | |
| JP2881308B2 (ja) | ２進データ通信システムのための受信結合器 | |
| JP3228937B2 (ja) | コンピュータネットワーク信号を識別するための方法および装置 | |
| US5263049A (en) | Method and apparatus for CMOS differential drive having a rapid turn off | |
| US5315597A (en) | Method and means for automatically detecting and correcting a polarlity error in twisted-pair media | |
| US5418821A (en) | Method and apparatus for sample-data receiver squelch | |
| JPH04180437A (ja) | ゲート信号生成回路 | |
| JPS6110333A (ja) | 複数のキヤリア信号をサンプリングする方法及び装置 | |
| US4683471A (en) | Data bus pilot tone | |
| KR100277699B1 (ko) | 기존 댁내 전화선로상에서 이더넷 랜 구축을 위한 매칭 어댑터 | |
| KR100256674B1 (ko) | 이더넷 근거리 통신망 구현을 위한 매칭 어뎁터 | |
| US20040028074A1 (en) | Physical layer device with line state encoding | |
| JP3161163B2 (ja) | インタフェース変換器 | |
| JP3025551B2 (ja) | 直流特性試験回路 | |
| JP2739815B2 (ja) | ネットワーク拡張ユニット | |
| JP2939293B2 (ja) | 電気通信ポートの構成決定装置 | |
| JPS63306723A (ja) | 監視信号転送回路 | |
| JPH05130088A (ja) | データ通信方式及び伝送速度設定回路 | |
| JPH03101432A (ja) | データ受信回路 | |
| JPS63284954A (ja) | ブレ−クレベル検出回路 | |
| JPS5938830A (ja) | デ−タ処理装置 | |
| JPS6133055A (ja) | 通信速度変換回路 | |
| JPH06261051A (ja) | データ通信処理装置 | |
| JPH05236027A (ja) | 入力信号断検出方式 |