JPH04181599A

JPH04181599A - ディジタル集積回路

Info

Publication number: JPH04181599A
Application number: JP2309076A
Authority: JP
Inventors: Mitsuru Sato; 満佐藤; Yoshihiro Shigeta; 善弘重田
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1990-11-15
Filing date: 1990-11-15
Publication date: 1992-06-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、プリンタのサーマルヘッド、ＬＥＤ（発光ダ
イオード）表示装置及びＬＣＤ　（液晶表示装置）等の
駆動回路の制御系として用いられるディジタル集積回路
に関し、特に、ダイナミック型のシフトレジスタ回路と
、この出力電位を保持するラッチ回路と、を有するディ
ジタル集積回路の構成に関するものである。

〔従来の技術〕

従来、一般の多出力駆動回路は、第３図に示すように、
クロック信号ＣＬＫに基づいてシリアルデータ信号Ｓｉ
をｎビットのパラレルデータ信号Ｑ１〜Ｑｌ、に変換す
るシフトレジスタ１００と、ラッチ信号に基づいてデー
タ信号Ｑ１〜Ｑ、のそれぞれを記憶し保持すべきラッチ
回路２００と、ラッチ回路２００の出力信号ＲＩ””　
Ｒ−によって制御され、大電流又は高電圧の出力Ｐ。Ｉ
　””　Ｐ　ｏｎを形成する出力回路３００と、から大
略構成されている。

このシフトレジスタ回路１００には、回路内にデータ保
持のための帰還回路を備えたスタティック型と、回路内
の寄生容量によってデータを保持するダイナミック型と
がある。スタティック型のシフトレジスタ回路は、内部
にデータ保持用の帰還回路を備えているので、データ保
持能力は高いものの、多数ビットの回路を構成すると各
ビットの構成素子数が多いことから、その占有面積が大
きくなってしまう。特に、ＬＣＤ表示体において階調表
示（例えば、４階調〜１６階調等）をする場合、従来の
シフトレジスタの階調数倍のビット数が必要となり、そ
の占有面積の拡大は、集積回路の全体のサイズにも大き
く影響する。

そこで、一般に短時間のデータ保持で足りる場合には、
通常、ダイナミック型のシフトレジスタ回路が用いられ
る。このダイナミック型シフトレジスタ回路においては
、第４図に示すように、１ビット分の回路構成がトラン
スファーゲートｌ、インバータ３、トランスファーゲー
ト５、及びインバータ７によって構成されており、トラ
ンスファーゲート１と３は、クロック信号によって交互
に開閉するようになっている。クロック信号がＨレベル
にある期間ではトランスファーゲー）１が導通状態とな
るので、入力部りからデータ信号が取り込まれてインバ
ータ３により反転信号が出力される。この状態でクロッ
ク信号がＬレベルになるとトランスファーゲート１が遮
断するとともにトランスファーゲート５が導通するので
、インバータ３の出力する反転信号はインバータ７によ
って再度反転されて出力部Ｑから出力される。

この回路においては、回路内に寄生容！２１及び２２が
存在することによって、クロック信号のパルス幅に対応
する時間内で一時的に内部電位が一定に保持されるよう
になっており、帰還回路を必要としないことから各ビッ
トの構成素子数が少な（、集積回路の一部として形成す
る場合、小さな占有面積で多数ビットの回路を形成する
ことができる。

また、第５図はラッチ回路の１ビット分の構成部分を示
すものであるが、このラッチ回路では、上記シフトレジ
スタ回路の出力Ｑが入力Ｐに接続され、ラッチ信号ＬＡ
ＴＣＨに基づいてトランスファーゲート１１と１２が交
代的に開閉するようになっており、トランスファーゲー
ト１１が導通状態にある場合には入力Ｐに付与された信
号がインバータ１３によって反転されて出力Ｒに現れ、
トランスファーゲート１２が導通状態にある場合には、
既に入力されている信号値に基づいてインバータ１４が
帰還動作し、回路を一定の状態に維持して出力Ｒに現れ
る電位を保持するようになっている。

〔発明が解決しようとする課題〕

しかしながら、上記従来のシフトレジスタ回路において
は、以下の問題点がある。

すなわち、通常周期のクロック信号によりシフトレジス
タ回路を動作させる場合には、寄生容量２１．２２によ
るデータ保持能力は殆ど問題を生じないが、表示体の階
調調整やリーク電流の検出等を行う際にはクロック信号
の周波数を低下させて計測する場合があり、この場合に
は通常よりも長いデータ保持時間を要することとなるの
で、リーク電流を原因として寄生容量の蓄積電荷が放電
し、データ信号の値が変化するという問題が発生する。

そこで、本発明は上記問題点を解決するものであり、そ
の課題は、ダイナミック型のシフトレジスタのデータ保
持部に、他の回路構成の一部からなる帰還回路を設ける
ことによって、回路の占有面積を増加させることなく、
スタティック型と同様のデータ保持能力を備えたディジ
タル集積回路を提供することにある。

〔課題を解決するための手段〕

上記問題点を解決するために、クロック信号に基づいて
開閉すべき第１のスイッチング手段、例えば、ＭＯＳＦ
ＥＴ等を有し、この第１のスイッチング手段を通して入
力した電位を一時的に保持すべき第１の電位保持部を備
えたダイナミック型シフトレジスタ回路と、ラッチ信号
に基づいて開閉すべき第２のスイッチング手段を有し、
この第２のスイッチング手段を通してダイナミック型シ
フトレジスタ回路の出力値を入力し、その電位を所定時
間保持すべき第２の電位保持部を備えたラッチ回路と、
を備えたディジタル集積回路において、本発明が講じた
手段は、制御信号に基づいて開閉すべき第３のスイッチング手段
を有し、この第３のスイッチング手段を通して第２の電
位保持部の電位を第１の電位保持部に伝達すべき帰還回
路を設けるものである。ここに、第１乃至第３のスイッ
チング手段はトランスファーゲートであり、第１の電位
保持部及び第２の電位保持部は、それぞれインバータ回
路を備えている場合がある。

また、上記のディジタル集積回路に、ランチ回路の出力
を制御信号とする出力回路、例えば、高電圧出力回路、
電流出力回路等を設け、多出力駆動集積回路とするもの
である。

〔作用〕

かかる手段によれば、低周波数のクロック信号に基づい
てシフトレジスタ回路を動作させる場合には、第３のス
イッチング手段を導通させることにより、第２の電位保
持部から第１の電位保持部へと電位を伝達する帰還回路
がシフトレジスタ回路に接続された状態となり、シフト
レジスタ回路がスタティック型と同様の回路構成となる
ので、その電位保持能力が向上する。即ち、シフトレジ
スタ回路において電位を保持することを要する期間はク
ロック信号の周期毎に訪れるが、ディジタル回路として
は、次段のラッチ回路が信号を取り込む期間のみシフト
レジスタ回路の出力が一定値に保持されていれば充分で
あり、この期間では必ず第２のスイッチング手段は導通
状態にあることから、第３のスイッチング手段が導通状
態にある限り第１の電位保持部、第２の電位保持部及び
帰還回路からなる電位伝達の帰還ループが形成されるの
で、電位は一定に保持される。

したがって、リーク電流による電位変化を生じさせるこ
となく、確実にディジタル回路を動作させることができ
る。

この回路では、従来の回路と比較すると、回路構成を切
り換えるための第３のスイッチング手段のみを新たに設
置すれば足り、帰還回路自体はラッチ回路の構成部分を
そのまま用いることができるので、回路の占有面積の増
加を最小限に抑えることができる。

〔実施例〕

次に、添付図面を参照して本発明の詳細な説明する。

第１図には、ダイナミック型のシフトレジスタ回路Ｓと
この出力Ｑを入力Ｐとするラッチ回路Ｔとを示す、シフ
トレジスタ回路Ｓは、トランスファーゲート１，５及び
インバータ３．７を有し、トランスファーゲート１とト
ランスファーゲート５０間にインバータ３からなる電位
保持部と、トランスファーゲート５の出力側にインバー
タ７からなる電位保持部とを備えており、それぞれの電
位保持部はインバータ１つで構成され、帰還回路を持た
ない。一方、ラッチ回路Ｔは、トランスファーゲート１
１，１２及びインバータ１３．１４を有し、インバータ
１３を備えた電位保持部にはトランスファーゲート１２
とインバータエ４からなる帰還回路が設けられており、
長時間のデータ保持を可能としている。

この実施例では、シフトレジスタ回路Ｓのインバータ７
の入力側とラッチ回路Ｔのインバータ１３の出力側とは
、トランスファーゲート１５を介して接続されており、
このトランスファーゲート１５は、トランスファーゲー
ト５に対して交代的に開閉される。

次に、この回路の動作を説明する。シフトレジスタＳの
入力りにデータ信号が付与されると、このデータ信号は
、クロック信号Ｃにより制御されるトランスファーゲー
ト１の閉成によって取り込まれ、インバータ３による反
転信号がトランスファーゲート１と交代的に開閉するト
ランスファーゲート５を介してインバータ７に入力され
、再度反転されたデータ信号が出力Ｑに与えられる。

ここに、トランスファーゲート５が開成した状態では、
第２図に示すように、トランスファーゲート１５が閉成
し、インバータ７の入力側とインバータ１３の出力側を
結ぶ帰還回路が導通する。

この状態でラッチ信号りによってトランスファーゲート
１１が閉成すると、インバータ７、トランスファーゲー
ト１１、インバータ１３、及びトランスファーゲート１
５からなる帰還ループが形成され、スタティック型と同
様の電位保持部が出現する。したがって、シフトレジス
タＳの出力電位が一定に保持されるので、クロック信号
の周波数が低い場合でもディジタル回路としての機能が
損なわれることはない。

この状態でラッチ回路Ｔへのデータ信号の取込みが終了
し、トランスファーゲート１１が開成しトランスファー
ゲート１２が閉成した後には、従来のラッチ回路と同様
にインバータ１３、インバータ１４及びトランスファー
ゲート１２からなる帰還ループが形成され、データが保
持される。

このように、本実施例では、トランスファーゲート１５
のみを新たに設置するだけで、回路の占有面積を殆ど増
加させることなく、ダイナミック型のシフトレジスタＳ
のデータ保持能力をスタティック型と同様に高めること
ができる。この場合、上記の動作説明において述べたよ
うに、トランスファーゲート１５を有する帰還回路を動
作させた場合でも、従来のラッチ回路としての機能は何
ら損なわれない。

上記実施例では、トランスファーゲート１５はトランス
ファーゲート１及び５と同様にクロック信号によって制
御されるが、通常はトランスファーゲート１５を遮断し
、階調調整やリーク検出時においてクロック信号の周波
数を低下させた場合にのみ、トランスファーゲート１５
を動作させることも可能である。また、トランスファー
ゲート１５をラッチ信号りによって制御させることもで
きる。

上記の各トランスファーゲートは、ＭＯＳＦＥＴ、バイ
ポーラトランジスタ、その他のスイ・ノチング素子を用
いることができ、また、各インバータにおいても、ＭＯ
Ｓインバータを始めとして種々の回路を用いることがで
きる。

〔発明の効果〕

以上説明したように、本発明は、ダイナミック型のシフ
トレジスタとラッチ回路を備えたディジクル集積回路に
おいて、シフトレジスタの第１の電位保持部とラッチ回
路の第２の電位保持部との間に第３のスイッチング手段
を備えた帰還回路を設けたことに特徴を有するので、回
路の占有面積を殆ど増大させることなく、シフトレジス
タの電位保持能力を向上させることができ、シフトレジ
スタのクロック信号周波数を低くした場合でも、信号値
のレベル変化を抑制することができる。

【図面の簡単な説明】

第１図は本発明に係る実施例の構成を示す回路図である
。第２図は同実施例のシフトレジスタとして機能する部分
の構成を示す回路図である。第３図は多出力駆動集積回路の全体構成を示すブロック
図である。第４図は従来のダイナミック型シフトレジスタの構成を
示す回路図である。第５図は従来のラッチ回路の構成を示す回路図である。〔符号の説明〕Ｓ・・・シフトレジスタ回路Ｔ・・・ラッチ回路Ｃ・・・クロック信号Ｌ・・・ラッチ信号１．５，１１，１２．１５・・・トランスファーゲート第１図第２図第６図第４図第　　５　図

Claims

【特許請求の範囲】

（１）クロック信号に基づいて開閉すべき第１のスイッ
チング手段を有し、該第１のスイッチング手段を通して
入力した電位を一時的に保持すべき第１の電位保持部を
備えたダイナミック型シフトレジスタ回路と、ラッチ信
号に基づいて開閉すべき第２のスイッチング手段を有し
、該第２のスイッチング手段を通して前記ダイナミック
型シフトレジスタ回路の出力値を入力し、その電位を所
定時間保持すべき第２の電位保持部を備えたラッチ回路
と、を備えたディジタル集積回路において、制御信号に
基づいて開閉すべき第３のスイッチング手段を有し、該
第３のスイッチング手段を通して前記第２の電位保持部
の電位を前記第１の電位保持部に伝達すべき帰還回路を
備えたことを特徴とするディジタル集積回路。
（２）請求項第１項に記載のディジタル集積回路におい
て、前記第１乃至第３のスイッチング手段はトランスフ
ァーゲートであり、前記第１の電位保持部及び前記第２
の電位保持部には、それぞれインバータ回路を有するこ
とを特徴とするディジタル集積回路。
（３）請求項第１項又は第２項に記載のディジタル集積
回路に、前記ラッチ回路の出力を制御信号とする出力回
路を備えた多出力駆動集積回路。