JPH04181779A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH04181779A JPH04181779A JP2310462A JP31046290A JPH04181779A JP H04181779 A JPH04181779 A JP H04181779A JP 2310462 A JP2310462 A JP 2310462A JP 31046290 A JP31046290 A JP 31046290A JP H04181779 A JPH04181779 A JP H04181779A
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- JP
- Japan
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- gate electrode
- thin film
- gate
- insulating film
- film transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアクティブマトリックス方式の液晶デイスプレ
ィや、イメージセンサや３次元集積回路などに応用され
る薄膜トランジスタに関する。
ィや、イメージセンサや３次元集積回路などに応用され
る薄膜トランジスタに関する。
従来の薄膜トランジスタは、例えばＪＡＰＡＮＤ工５Ｐ
ｉＡＹ′８６の１９８６年Ｐ１９６〜Ｐ１９９に示され
る様な構造であった。この構造を一般化して、その概要
を第２図に示す。（α）図は上視図であり、（ｂ）図は
ＡＡ’における断面図である。ガラス、石英、サファイ
ア等の絶縁基板２０１上に、ドナーあるいは、アクセプ
タとなる不純物を添加した多結晶シリコン薄膜から成る
ソース領域２０２及びドレイン領域２０５が形成されて
いる。これに接して、ソース電極２０４とドレイン電極
２０５が設けられており、更にソース領域２０２及びド
レイン領域２ＣＩ５の上側で接し両者を結ぶように多結
晶シリコン薄膜から成るチャネル領域２０６が形成され
ている。これらを被覆するようにゲート絶縁膜２０７が
設けられている。
ｉＡＹ′８６の１９８６年Ｐ１９６〜Ｐ１９９に示され
る様な構造であった。この構造を一般化して、その概要
を第２図に示す。（α）図は上視図であり、（ｂ）図は
ＡＡ’における断面図である。ガラス、石英、サファイ
ア等の絶縁基板２０１上に、ドナーあるいは、アクセプ
タとなる不純物を添加した多結晶シリコン薄膜から成る
ソース領域２０２及びドレイン領域２０５が形成されて
いる。これに接して、ソース電極２０４とドレイン電極
２０５が設けられており、更にソース領域２０２及びド
レイン領域２ＣＩ５の上側で接し両者を結ぶように多結
晶シリコン薄膜から成るチャネル領域２０６が形成され
ている。これらを被覆するようにゲート絶縁膜２０７が
設けられている。
しかし、前述の従来技術には以下に述べるような課題が
ある。
ある。
第５図は第２図で説明した様な構造を持つチャネル長１
０μｍ、チャネル幅１０μｍの薄膜トランジスタの特性
の一例を示すグラフであり、横軸がゲート電圧Ｖｇｅ、
縦軸はドレイン電流工ｄの対数値である。ここでトラン
ジスタがオフ状態の時（ゲート電圧が負）にソース、ド
レイン間に流れる電流をオフ電流工Ｏｆｆ、トランジス
タがオン状態の時（ゲート電圧１ｏｖ以上）にソース、
ドレイン間に流れる電流をオン電流工ｏｎと呼ぶ。オン
電流が大きくオフ電流の小さな特性、言い替えるとオン
／オフ比工ｏｎ／工Ｏｆｆの大きな特性が望ましい。と
ころが一般にオン電流を上げるとオフ電流も増加する傾
向にあり、この事は特にドライバー内蔵型の液晶デイス
プレィを実現する上で問題となる。即ち液晶デイスプレ
ィの画素部に用いるトランジスタには特にオフ電流の少
ない特性が要求されるのに対し、周辺回路に用いるトラ
ンジスタには高速動作をさせる為に、オン電流の大きい
特性が要求される。
０μｍ、チャネル幅１０μｍの薄膜トランジスタの特性
の一例を示すグラフであり、横軸がゲート電圧Ｖｇｅ、
縦軸はドレイン電流工ｄの対数値である。ここでトラン
ジスタがオフ状態の時（ゲート電圧が負）にソース、ド
レイン間に流れる電流をオフ電流工Ｏｆｆ、トランジス
タがオン状態の時（ゲート電圧１ｏｖ以上）にソース、
ドレイン間に流れる電流をオン電流工ｏｎと呼ぶ。オン
電流が大きくオフ電流の小さな特性、言い替えるとオン
／オフ比工ｏｎ／工Ｏｆｆの大きな特性が望ましい。と
ころが一般にオン電流を上げるとオフ電流も増加する傾
向にあり、この事は特にドライバー内蔵型の液晶デイス
プレィを実現する上で問題となる。即ち液晶デイスプレ
ィの画素部に用いるトランジスタには特にオフ電流の少
ない特性が要求されるのに対し、周辺回路に用いるトラ
ンジスタには高速動作をさせる為に、オン電流の大きい
特性が要求される。
本発明はこの様な問題点を解決するものであり、その目
的とするところはオン／オフ比工ｏｎ／工ｏｆｆの大き
な特性を持つ薄膜トランジスタを提供する事にある。
的とするところはオン／オフ比工ｏｎ／工ｏｆｆの大き
な特性を持つ薄膜トランジスタを提供する事にある。
本発明の薄膜トランジスタは、所定の基板上に第１のゲ
ート電極、該第１のゲート電極を覆うように設けられた
第Ｔのゲート絶縁膜、該第１のゲート絶縁膜と接するよ
うに設けられた半導体層、該半導体層分覆うように設け
られた第２のゲート絶縁膜、該第２のゲート絶縁膜と接
し、該第１のゲート電極を被覆するように設けられた第
２のゲート電極、該第２のゲート電極をマスクに自己整
合的に形成されたソース領域及びドレイン領域企順次積
層したことを特徴とする。
ート電極、該第１のゲート電極を覆うように設けられた
第Ｔのゲート絶縁膜、該第１のゲート絶縁膜と接するよ
うに設けられた半導体層、該半導体層分覆うように設け
られた第２のゲート絶縁膜、該第２のゲート絶縁膜と接
し、該第１のゲート電極を被覆するように設けられた第
２のゲート電極、該第２のゲート電極をマスクに自己整
合的に形成されたソース領域及びドレイン領域企順次積
層したことを特徴とする。
以下実施例に基づいて、本発明の詳細な説明する。第１
図に本発明による薄膜トランジスタの１例を示す。
図に本発明による薄膜トランジスタの１例を示す。
ガラス、セラミックス、シリコン基板等の基板１０１上
にＯｒ、Ｔｉ等の金属、■Ｔｏ等の透明電極から成る第
１のゲート電極１０２を形成する。その膜厚は５ＱＯ〜
５［］ＤＤＸが望ましい。材質は上記の材質に限定され
るものではなく、導電性の料質であればよい。次に５ｉ
ｎ２ 、ＳｉＮ。
にＯｒ、Ｔｉ等の金属、■Ｔｏ等の透明電極から成る第
１のゲート電極１０２を形成する。その膜厚は５ＱＯ〜
５［］ＤＤＸが望ましい。材質は上記の材質に限定され
るものではなく、導電性の料質であればよい。次に５ｉ
ｎ２ 、ＳｉＮ。
Ｔａ２Ｏ，等の絶縁膜から成る第１のゲート絶縁膜１０
５を形成する。その膜厚は５００〜５０００Ｘが望まし
い。一方第１のゲート電極１０２・を不純物を添加した
シリコン薄膜とし、熱酸化法により第１のゲート電極１
０２の表面を酸化して、第１のゲート絶縁膜１０３を形
成してもよい。次に多結晶シリコン、非晶質シリコン等
のシリコン薄膜から成る半導体層１０４を形成する。そ
の膜厚は５００〜２ｏｏｏＸが望ましい。次に５１０２
、Ｓ ｉＮ 、Ｔａ２Ｏ，等の絶縁膜から成る第２のゲ
ート絶縁膜１０７を形成する。その膜厚は５００〜５ｏ
ｏｏＸが望ましい。第２のゲート絶縁膜１０７は、第１
のゲート絶縁膜１０５と同様に、半導体層１０４を熱酸
化法により表面を酸化して形成してもよい。次にＯｒ、
Ｔｉ等の金属、工ＴＯ等の透明電極、不純物を添加した
シリコン薄膜より成る第２のゲート電極１０８を形成す
る。最後に、Ｐ、Ｂ等の不純物をイオン打込み法、イオ
ンドーピング法等により、所定のエネルギーで不純物イ
オンを半導体層１０４へ打込み、ソース領域１０６．ド
レイン領域１０５を形成し、熱処理、レーザービーム照
射により不純物を活性化する。第２のゲート電極１０８
は、導電性があり、かつソース領域１０６．ドレイン領
域１０５を形成する際のイオン打込みに対してのマスク
となる材質、膜厚５等の条件が要求される。この様に形
成された薄膜トランジスタの等何回路を第４図に示す。
５を形成する。その膜厚は５００〜５０００Ｘが望まし
い。一方第１のゲート電極１０２・を不純物を添加した
シリコン薄膜とし、熱酸化法により第１のゲート電極１
０２の表面を酸化して、第１のゲート絶縁膜１０３を形
成してもよい。次に多結晶シリコン、非晶質シリコン等
のシリコン薄膜から成る半導体層１０４を形成する。そ
の膜厚は５００〜２ｏｏｏＸが望ましい。次に５１０２
、Ｓ ｉＮ 、Ｔａ２Ｏ，等の絶縁膜から成る第２のゲ
ート絶縁膜１０７を形成する。その膜厚は５００〜５ｏ
ｏｏＸが望ましい。第２のゲート絶縁膜１０７は、第１
のゲート絶縁膜１０５と同様に、半導体層１０４を熱酸
化法により表面を酸化して形成してもよい。次にＯｒ、
Ｔｉ等の金属、工ＴＯ等の透明電極、不純物を添加した
シリコン薄膜より成る第２のゲート電極１０８を形成す
る。最後に、Ｐ、Ｂ等の不純物をイオン打込み法、イオ
ンドーピング法等により、所定のエネルギーで不純物イ
オンを半導体層１０４へ打込み、ソース領域１０６．ド
レイン領域１０５を形成し、熱処理、レーザービーム照
射により不純物を活性化する。第２のゲート電極１０８
は、導電性があり、かつソース領域１０６．ドレイン領
域１０５を形成する際のイオン打込みに対してのマスク
となる材質、膜厚５等の条件が要求される。この様に形
成された薄膜トランジスタの等何回路を第４図に示す。
４０１は第２のゲート電極１０８．４０２はソース電極
、４０３はドレイン電極、４０４は第１のゲート電極１
０２である。ここで、４１：Ｍ＊４０２．４０５より成
る薄膜トランジスタをＴＦ’Ｔ１．４０４，４０２，４
０５より成る薄膜トランジスタをＴＦＴ２とする。第５
図に示す等何回路の様にＴＦＴｌとＴＦＴ２のゲート電
極を接続する。第１図に示す第１のゲート絶縁膜１０５
と第２のゲート絶縁膜１０７が同材質で膜厚が第１のゲ
ート絶縁膜１０５に比べ第２のゲート絶縁膜が厚い場合
、第６図の実線で示す特性が得られる。
、４０３はドレイン電極、４０４は第１のゲート電極１
０２である。ここで、４１：Ｍ＊４０２．４０５より成
る薄膜トランジスタをＴＦ’Ｔ１．４０４，４０２，４
０５より成る薄膜トランジスタをＴＦＴ２とする。第５
図に示す等何回路の様にＴＦＴｌとＴＦＴ２のゲート電
極を接続する。第１図に示す第１のゲート絶縁膜１０５
と第２のゲート絶縁膜１０７が同材質で膜厚が第１のゲ
ート絶縁膜１０５に比べ第２のゲート絶縁膜が厚い場合
、第６図の実線で示す特性が得られる。
横軸がゲート電圧７６日（ｖ）、縦軸はドレイン電流工
ｄの対数値、ソース、ドレイン電圧４（ｖ）、チャネル
幅１０μｍＴＦＴ１のチャネル長１０μｍ、ＴＦＴ２の
チャネル長８μｍである。従来の特性第３図と比べると
、ゲート電圧Ｖ ｇ ｓが負領域でのドレイン電流の増
大がなく、従来の薄膜トランジスタにおけるゲート電圧
ｏ（ｖ）’のドレイン電流値をそのまま保っている。す
なわち薄膜トランジスタのオフ特性を大幅に改善できて
いる。これは、薄膜トランジスタがオフ時に、芦２のゲ
ート電極とドレイン領域の間の電圧が実効的に小さくな
るからである。一方ゲート電圧Ｖｇが正領域では従来と
ほとんど差がない。これは薄膜トランジスタにおいては
、チャネル部の半導体層が５００〜２０００にと薄い為
空乏層の延びる範囲が限られ、反転層ができやすいので
、オフセット量１０９を最適化（ΔＬ（ｊμｍ）すれば
、オン電流の減少を抑える事ができる。第７図にオフセ
ット量ΔＬとオン電流工ｏｎの対数値の関係を示す。横
軸はオフセット量ΔＬ１縦軸はオン電流工ｏｎである。
ｄの対数値、ソース、ドレイン電圧４（ｖ）、チャネル
幅１０μｍＴＦＴ１のチャネル長１０μｍ、ＴＦＴ２の
チャネル長８μｍである。従来の特性第３図と比べると
、ゲート電圧Ｖ ｇ ｓが負領域でのドレイン電流の増
大がなく、従来の薄膜トランジスタにおけるゲート電圧
ｏ（ｖ）’のドレイン電流値をそのまま保っている。す
なわち薄膜トランジスタのオフ特性を大幅に改善できて
いる。これは、薄膜トランジスタがオフ時に、芦２のゲ
ート電極とドレイン領域の間の電圧が実効的に小さくな
るからである。一方ゲート電圧Ｖｇが正領域では従来と
ほとんど差がない。これは薄膜トランジスタにおいては
、チャネル部の半導体層が５００〜２０００にと薄い為
空乏層の延びる範囲が限られ、反転層ができやすいので
、オフセット量１０９を最適化（ΔＬ（ｊμｍ）すれば
、オン電流の減少を抑える事ができる。第７図にオフセ
ット量ΔＬとオン電流工ｏｎの対数値の関係を示す。横
軸はオフセット量ΔＬ１縦軸はオン電流工ｏｎである。
この図から明らかな様にオフセット量ΔＬが３μｍを超
えると急激にオン電流が減少する。ここでは、ＴＦＴｌ
とＴ Ｆ Ｔ ２（１’Ｊ’ゲート絶縁膜の材質が同じ
で膜厚が違う場合について説明したが、ＴＦ’ＴＩのゲ
ート絶縁膜に印加される電界強度Ｅ１とＴＦＴ２のゲー
ト絶縁膜に印加される電界強度Ｅ２が Ｅ、＜１２ ・・・・・・（１１を満たせば全（
同様の効果が得られる。すなわち、第１のゲート絶縁膜
１０５と第２のゲート絶縁膜１０７が異質の材質でも（
１）式を満たす様に膜厚を設定すればよい。
えると急激にオン電流が減少する。ここでは、ＴＦＴｌ
とＴ Ｆ Ｔ ２（１’Ｊ’ゲート絶縁膜の材質が同じ
で膜厚が違う場合について説明したが、ＴＦ’ＴＩのゲ
ート絶縁膜に印加される電界強度Ｅ１とＴＦＴ２のゲー
ト絶縁膜に印加される電界強度Ｅ２が Ｅ、＜１２ ・・・・・・（１１を満たせば全（
同様の効果が得られる。すなわち、第１のゲート絶縁膜
１０５と第２のゲート絶縁膜１０７が異質の材質でも（
１）式を満たす様に膜厚を設定すればよい。
第４図に示す等何回路において、ＴＦＴＭのゲート電極
４０１に印加する電圧１１ 、ＴＦＴ２のゲート電極４
０２に印加する電圧ｖ２を変えて、＋１１式を満たす様
にＶｌ、Ｖ２を設定しても上記と全（同様の効果が得ら
れる。一方Ｖ１．’Ｖ２の設定を、 Ｅｌ ＞Ｅ ２ ・・・・・・（２）を満たす
様に設定すると第６図の点線で示す特性が得られる。オ
フ電流は従来の薄膜トランジスタと同程度であるがオン
電流が従来に比べ大きくなる。すなわち、ｖ’ｌ、ｖ２
の設定により薄膜トランジスタの特性をコントロールす
ることができる第８図の等何回路に示す様にＴＰＴＩ
８０１のゲート電極とＴＰＴ２ ８０２のゲート電極
を接続する。ＴＦ’Ｔ１とＴＦＴ２の電界強度は、＋１
）式を満たしており、第６図の実線の特性が得られる。
４０１に印加する電圧１１ 、ＴＦＴ２のゲート電極４
０２に印加する電圧ｖ２を変えて、＋１１式を満たす様
にＶｌ、Ｖ２を設定しても上記と全（同様の効果が得ら
れる。一方Ｖ１．’Ｖ２の設定を、 Ｅｌ ＞Ｅ ２ ・・・・・・（２）を満たす
様に設定すると第６図の点線で示す特性が得られる。オ
フ電流は従来の薄膜トランジスタと同程度であるがオン
電流が従来に比べ大きくなる。すなわち、ｖ’ｌ、ｖ２
の設定により薄膜トランジスタの特性をコントロールす
ることができる第８図の等何回路に示す様にＴＰＴＩ
８０１のゲート電極とＴＰＴ２ ８０２のゲート電極
を接続する。ＴＦ’Ｔ１とＴＦＴ２の電界強度は、＋１
）式を満たしており、第６図の実線の特性が得られる。
この薄膜トランジスタを用いて液晶層８０５３駆動する
と、ＴＦＴ２の第１のゲート電極１゜２は、ＴＦＴ２の
第２のゲート電極１０７によってシールドされており、
液晶層にゲート信号が印加されるのを防ぐことができ、
信頼性を向上できる。又、オフ電流も低減するこ２が’
Ｅｒｒ＊目〉かり妨晶層に蓄積された電荷の保持特性も
向上し、液晶表示装置の表示品質も大幅に向上できる。
と、ＴＦＴ２の第１のゲート電極１゜２は、ＴＦＴ２の
第２のゲート電極１０７によってシールドされており、
液晶層にゲート信号が印加されるのを防ぐことができ、
信頼性を向上できる。又、オフ電流も低減するこ２が’
Ｅｒｒ＊目〉かり妨晶層に蓄積された電荷の保持特性も
向上し、液晶表示装置の表示品質も大幅に向上できる。
以上Ｎ型の薄膜トランジスタについて説明したがＰｆｆ
薄膜トランジスタでも全く同様に構成できる。
薄膜トランジスタでも全く同様に構成できる。
本発明は次のようなすぐれた効果を有する。
第１にオン電流を減少させる事なく、オフ電流を劇的に
低減させる事ができ、液晶表示装置に応用すれば、保持
特性が向上し、コントラスト比を大幅に改善できる。
低減させる事ができ、液晶表示装置に応用すれば、保持
特性が向上し、コントラスト比を大幅に改善できる。
第２に、ゲート電極をシールドすることが可能となり、
ゲート信号が液晶層へ印加されるのを防止でき、液晶表
示装置の信頼性が向上する。
ゲート信号が液晶層へ印加されるのを防止でき、液晶表
示装置の信頼性が向上する。
第６に、ＴＦＴＩ 、ＴＦ’Ｔ２のそれぞれのゲート電
極へ印加する信号を調整することにより、オン電流が増
大し、薄膜トランジスタによる高速のロジック回路が実
現できる。
極へ印加する信号を調整することにより、オン電流が増
大し、薄膜トランジスタによる高速のロジック回路が実
現できる。
以上の様に、本発明の薄膜トランジスタは数多くの優れ
た効果を有するものであり、その応用範囲は、液晶表示
装置のアクティブマトリックス基板やその周辺回路、イ
メージセンサ、３次元集積回路など多岐にわたる。
た効果を有するものであり、その応用範囲は、液晶表示
装置のアクティブマトリックス基板やその周辺回路、イ
メージセンサ、３次元集積回路など多岐にわたる。
第１図は本発明のＮ膜トランジスタの断面図を示す。
第２図（α）、（ｂ）は従来の薄膜トランジスタの構造
を示し、（ａ）は上視図、（ｂ）は断面図である。 第３図は従来の薄膜トランジスタの特性図、第６図は本
発明の薄膜トランジスタの特性を示す図第４図、第５図
、第８図は本発明の薄膜トランジスタの等価回路を示す
図。 第７図はオフセット量ΔＬとオン電極工Ｑｎの関係を示
す図。 １０４．２０１・・・・・・基 板 １０２ ・・・・・・第１のゲート電極１０３
・・・・・・第１のゲート絶縁膜１０４．２［）
６・・・・・・半導体層１０５．２ｍ５・・・・・・ド
レイン領域１０６．２０２・・・・・・ソース領域１０
７ ・・・・・・第２のゲート絶縁膜１０８
・・・・・・第２のゲート絶縁膜１０９
・・・・・・オフセクト量ΔＬ２０７ ・・・
・・・ゲート絶縁膜２０８．４０１，４０４・・・・・
・ゲート電極２０４．４０２・・・・・・ソース電極２
０５．４０５・・・・・・ドレイン電極４０５．５０ｉ
、ｓｏｉ・−・・−’ｒＦ’ｒ１４０６．５０２，８
０２・・・・・・ＴＦＴ２以上 出Ｈ人 セイコーエプソン株式会Ｕ 代理人 弁理士 鈴木喜三部（他Ｔ名）（ａ） （ｂ） 第５図 Ｖｇｓ （Ｖ） 第６図
を示し、（ａ）は上視図、（ｂ）は断面図である。 第３図は従来の薄膜トランジスタの特性図、第６図は本
発明の薄膜トランジスタの特性を示す図第４図、第５図
、第８図は本発明の薄膜トランジスタの等価回路を示す
図。 第７図はオフセット量ΔＬとオン電極工Ｑｎの関係を示
す図。 １０４．２０１・・・・・・基 板 １０２ ・・・・・・第１のゲート電極１０３
・・・・・・第１のゲート絶縁膜１０４．２［）
６・・・・・・半導体層１０５．２ｍ５・・・・・・ド
レイン領域１０６．２０２・・・・・・ソース領域１０
７ ・・・・・・第２のゲート絶縁膜１０８
・・・・・・第２のゲート絶縁膜１０９
・・・・・・オフセクト量ΔＬ２０７ ・・・
・・・ゲート絶縁膜２０８．４０１，４０４・・・・・
・ゲート電極２０４．４０２・・・・・・ソース電極２
０５．４０５・・・・・・ドレイン電極４０５．５０ｉ
、ｓｏｉ・−・・−’ｒＦ’ｒ１４０６．５０２，８
０２・・・・・・ＴＦＴ２以上 出Ｈ人 セイコーエプソン株式会Ｕ 代理人 弁理士 鈴木喜三部（他Ｔ名）（ａ） （ｂ） 第５図 Ｖｇｓ （Ｖ） 第６図
Claims (5)
- （１）ガラス、セラミックス、シリコン基板等の基板上
に、第１のゲート電極、該第１のゲート電極を覆うよう
に設けられた第１のゲート絶縁膜、該第１のゲート絶縁
膜と接するように設けられた半導体層、該半導体層を覆
うように設けられた第２のゲート絶縁膜、該第２のゲー
ト絶縁膜と接し、該第１のゲート電極に比べ、ソース領
域及びドレイン領域方向に幅を大きくして設けられた第
２のゲート電極、第２のゲート電極をマスクとして、自
己整合的に該半導体層に不純物を添加して設けられた該
ソース領域及び該ドレイン領域を順次積層したことを特
徴とする薄膜トランジスタ。 - （２）該第２のゲート絶縁膜の膜厚が該第１のゲート絶
縁膜より厚いことを特徴とする請求項１記載の薄膜トラ
ンジスタ。 - （３）該第１のゲート電極と該第２のゲート電極を接続
し、所定の電気信号を印加することを特徴とする請求項
１又は２記載の薄膜トランジスタ。 - （４）該第１のゲート電極と該第２のゲート電極にそれ
ぞれ所定の電気信号を印加することを特徴とする請求項
１又は２記載の薄膜トランジスタ。 - （５）該第２のゲート電極を所定の電位に固定し、該第
１のゲート電極に所定の電気信号を印加することを特徴
とする請求項１又は２記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31046290A JP3008485B2 (ja) | 1990-11-16 | 1990-11-16 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31046290A JP3008485B2 (ja) | 1990-11-16 | 1990-11-16 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04181779A true JPH04181779A (ja) | 1992-06-29 |
| JP3008485B2 JP3008485B2 (ja) | 2000-02-14 |
Family
ID=18005543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31046290A Expired - Fee Related JP3008485B2 (ja) | 1990-11-16 | 1990-11-16 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3008485B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0645603A (ja) * | 1992-07-23 | 1994-02-18 | Nec Corp | Ｍｏｓ型薄膜トランジスタ |
| JP2002033488A (ja) * | 2001-05-14 | 2002-01-31 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US6504182B2 (en) * | 1999-08-24 | 2003-01-07 | Koninklijke Philips Electronics N.V. | Thin-film transistors |
| US6730970B1 (en) * | 1999-11-16 | 2004-05-04 | Nec Lcd Technologies, Ltd. | Thin film transistor and fabrication method of the same |
| JP2006049928A (ja) * | 2005-09-29 | 2006-02-16 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US7265390B2 (en) | 2001-07-17 | 2007-09-04 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
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