JPS63284865A - 薄膜半導体素子 - Google Patents
薄膜半導体素子Info
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- JPS63284865A JPS63284865A JP62118839A JP11883987A JPS63284865A JP S63284865 A JPS63284865 A JP S63284865A JP 62118839 A JP62118839 A JP 62118839A JP 11883987 A JP11883987 A JP 11883987A JP S63284865 A JPS63284865 A JP S63284865A
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- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
- H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、非晶質あるいは多結晶で形成した半導体素子
の構造に係り、低コンタクト抵抗特性。
の構造に係り、低コンタクト抵抗特性。
低オフ電流特性を実現した薄膜半導体素子。
近年、ガラスや石英等の絶縁基板上に薄膜半導体素子を
形成する技術の開発が進んでいる。この技術の応用例と
しては液晶ディスプレイやラインセンサー等がある。こ
れらの中に特に、液晶ディスプレイの各画素毎に薄膜ト
ランジスタ（以下、ＴＰＴ）を形成し、これを用いて液
晶を駆動するアクティブマトリクス型液晶ディスプレイ
への応用開発がもつとも活発である。半導体材料として
は非晶質シリコンあるいは多結晶シリコンが多く使われ
ている。非晶質シリコンは形成温度が３００℃以下形成
でき安価なガラス基板を用いうる上で好適である。多結
晶シリコンは形成温度は６００℃以下で形成でき、非晶
質シリコンよりその形成温度は高い。両者共にガラス基
板を使う上では問題はない。両者の優劣は今だ確定して
おらず両者共に開発が進められている。しかし、多結晶
シリコンは非晶質シリコンに比べ移動度が１０倍以上高
く、高速の回路を作る上では有利である。以下、本発明
では、アクチーイブマトリクスディスプレイのＴＰＴを
例として説明する。半導体材料は多結晶シリコンを例に
する。
形成する技術の開発が進んでいる。この技術の応用例と
しては液晶ディスプレイやラインセンサー等がある。こ
れらの中に特に、液晶ディスプレイの各画素毎に薄膜ト
ランジスタ（以下、ＴＰＴ）を形成し、これを用いて液
晶を駆動するアクティブマトリクス型液晶ディスプレイ
への応用開発がもつとも活発である。半導体材料として
は非晶質シリコンあるいは多結晶シリコンが多く使われ
ている。非晶質シリコンは形成温度が３００℃以下形成
でき安価なガラス基板を用いうる上で好適である。多結
晶シリコンは形成温度は６００℃以下で形成でき、非晶
質シリコンよりその形成温度は高い。両者共にガラス基
板を使う上では問題はない。両者の優劣は今だ確定して
おらず両者共に開発が進められている。しかし、多結晶
シリコンは非晶質シリコンに比べ移動度が１０倍以上高
く、高速の回路を作る上では有利である。以下、本発明
では、アクチーイブマトリクスディスプレイのＴＰＴを
例として説明する。半導体材料は多結晶シリコンを例に
する。
第２図に、従来のＴＰＴの従来構造を示す、同図（ａ）
は素子の平面図、同図（ｂ）は断面図である。１はガラ
ス基板、２はノンドープのチャネル層、３はドナー不純
物として、例えば、高濃度のリンをイオン打込みして形
成した低抵抗ソース層（ｎ中層）、４は同じくドレイン
層（ｎ＋）、上記の２，３．４は多結晶シリコン層で形
成されている。５は３，４のソース及びドレイン層との
コンタクト電極で通常ＡＱ及びその合金で形成する。６
はゲート絶縁膜、７はゲート電極である。
は素子の平面図、同図（ｂ）は断面図である。１はガラ
ス基板、２はノンドープのチャネル層、３はドナー不純
物として、例えば、高濃度のリンをイオン打込みして形
成した低抵抗ソース層（ｎ中層）、４は同じくドレイン
層（ｎ＋）、上記の２，３．４は多結晶シリコン層で形
成されている。５は３，４のソース及びドレイン層との
コンタクト電極で通常ＡＱ及びその合金で形成する。６
はゲート絶縁膜、７はゲート電極である。
第２図の素子はＮチャネル型ＭＯ８ＦＥＴ構造である。
第２図の構造のＴＰＴをディスプレイ駆動用ＴＰＴとし
て用いる場合に要求される特性は、オン抵抗が小さい、
すなわち、動作時ドレイン電流（以下、オン電流）が大
きくこと、オフ抵抗が大きい、すなわち、保持時にドレ
イン電流が小さい（以下、オフ電流）が小さいことであ
る。以下、本発明の検討課題であるオフ電流の低減効果
について説明する。第２図で示すように、ＴＰＴの２の
チャネル層はノンドープの半導体層である。このため、
高抵抗層となりオフ電流は低いが、これでも十分ではな
い。更に、オフ電流を下げる方法としでも、一般には設
計として素子寸法を変更する方法、すなわち第２図のチ
ャネル幅Ｗを小さくする、チャネル層りを長くする、半
導体層の厚さｔｏを薄くする方法がとられている。しか
し、Ｗ。
て用いる場合に要求される特性は、オン抵抗が小さい、
すなわち、動作時ドレイン電流（以下、オン電流）が大
きくこと、オフ抵抗が大きい、すなわち、保持時にドレ
イン電流が小さい（以下、オフ電流）が小さいことであ
る。以下、本発明の検討課題であるオフ電流の低減効果
について説明する。第２図で示すように、ＴＰＴの２の
チャネル層はノンドープの半導体層である。このため、
高抵抗層となりオフ電流は低いが、これでも十分ではな
い。更に、オフ電流を下げる方法としでも、一般には設
計として素子寸法を変更する方法、すなわち第２図のチ
ャネル幅Ｗを小さくする、チャネル層りを長くする、半
導体層の厚さｔｏを薄くする方法がとられている。しか
し、Ｗ。
Ｌを変える方法では、一般にオン電流はＩｏ＊（Ｘ：Ｗ
／Ｌ と表われるため、むやみにＷを小さくしたり、Ｌを長く
したりすることで、かえってオン電流を小さくしてしま
い特性が劣化する。半導体層膜厚ｔｏを薄くする方法は
、オン電流が流れる界面反転層の厚さ５０〜１００Å以
下しなければ劣化することもなく有効な方法である。出
願人本人も第２図に示すＴＰＴの膜厚ｔｏを薄した素子
は製作し、オフ電流低減の効果を調べた。その結果。
／Ｌ と表われるため、むやみにＷを小さくしたり、Ｌを長く
したりすることで、かえってオン電流を小さくしてしま
い特性が劣化する。半導体層膜厚ｔｏを薄くする方法は
、オン電流が流れる界面反転層の厚さ５０〜１００Å以
下しなければ劣化することもなく有効な方法である。出
願人本人も第２図に示すＴＰＴの膜厚ｔｏを薄した素子
は製作し、オフ電流低減の効果を調べた。その結果。
ｔｏを薄くするとオフ電流が小さくなることを確認した
。しかしながら、オン電流は薄くなると急激に低下して
しまった。この劣化の原因は２つある。一つは、ｔｏが
薄くなると、３及び４のソース・ドレインｎ中層を形成
するイオン打込みでリンが下地基板までつき抜けてしま
い、この層にリンが十分含まれず、５のコンタクト電極
と良好なオーミック特性が得られずコンタクト抵抗が高
いこと、もう１つは薄膜化することで膜質が低下してし
まい、多結晶シリコン中に含まれるトラップ密度が大き
くなったことである。前記のコンタクト特性を改善する
方法として、第３図に示すように５のコンタクト電極と
コンタクトする高濃度（ｎ＋）の３，４のソース、ドレ
イン層の厚さｔ２を２のノンドープチャネル層の厚さ七
３より厚くした構造が、第６回インターナショナル、デ
ィスプレイ、リサーチ・コンファレンス第１９６頁から
第１９９頁（１９８６年）、（Ｐｒｏｃｅｅｄｉｎｇｓ
ｏｆ６ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｄｉｓｐ
ｌａｙ Ｒｅ５ｅａｒｃｈ Ｃｏｎｆｅｒｅｎｃｌ。
。しかしながら、オン電流は薄くなると急激に低下して
しまった。この劣化の原因は２つある。一つは、ｔｏが
薄くなると、３及び４のソース・ドレインｎ中層を形成
するイオン打込みでリンが下地基板までつき抜けてしま
い、この層にリンが十分含まれず、５のコンタクト電極
と良好なオーミック特性が得られずコンタクト抵抗が高
いこと、もう１つは薄膜化することで膜質が低下してし
まい、多結晶シリコン中に含まれるトラップ密度が大き
くなったことである。前記のコンタクト特性を改善する
方法として、第３図に示すように５のコンタクト電極と
コンタクトする高濃度（ｎ＋）の３，４のソース、ドレ
イン層の厚さｔ２を２のノンドープチャネル層の厚さ七
３より厚くした構造が、第６回インターナショナル、デ
ィスプレイ、リサーチ・コンファレンス第１９６頁から
第１９９頁（１９８６年）、（Ｐｒｏｃｅｅｄｉｎｇｓ
ｏｆ６ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｄｉｓｐ
ｌａｙ Ｒｅ５ｅａｒｃｈ Ｃｏｎｆｅｒｅｎｃｌ。
Ｐｐ１９６−１９９ （１９８６））に示されている。
トラップ密度を低減しオン電流特性を回復する方法とし
ては、トラップに水素を置換する方法が知られている。
ては、トラップに水素を置換する方法が知られている。
具体的方法としては、ＴＰＴをプラズマ水素の放電中に
さらす方法がある。出願人本人が第２図の構造のＴＰＴ
を製作して、膜厚ｔ。
さらす方法がある。出願人本人が第２図の構造のＴＰＴ
を製作して、膜厚ｔ。
をコンタクト特性が劣化しない程度に厚くしてプラズマ
水素置換法の効果について調べた。第４図は、その結果
である。素子のチャネル長り、チャネル幅Ｗを変えた時
のオン電流とオフ電流の水素置換法による処理の前後の
値を示している。破線は水素置換前、実線は水素置換後
の特性である。
水素置換法の効果について調べた。第４図は、その結果
である。素子のチャネル長り、チャネル幅Ｗを変えた時
のオン電流とオフ電流の水素置換法による処理の前後の
値を示している。破線は水素置換前、実線は水素置換後
の特性である。
オン電流は置換前後でどのＷ、Ｌに対しても増加して特
性は改善されている。オフ電流についても改善されてい
る。しかしながら、置換後のオフ電流を見るとチャネル
長りに依存していない電流となっている。
性は改善されている。オフ電流についても改善されてい
る。しかしながら、置換後のオフ電流を見るとチャネル
長りに依存していない電流となっている。
このことは、オフ電流は２のチャネル層の抵抗では決ま
らないことを意味する。この電流成分はいわゆるドレイ
ン接合にできる空乏層で発生するオフ電流で Ｉ ０ＦＦＣＣＷ ０ｔ ｏ ＠Ｗ。
らないことを意味する。この電流成分はいわゆるドレイ
ン接合にできる空乏層で発生するオフ電流で Ｉ ０ＦＦＣＣＷ ０ｔ ｏ ＠Ｗ。
Ｗｏは空乏層の幅である。Ｗｏはドレイン電圧に依存す
るチャンネル方向の空乏層幅である。この電流は上式の
様にチャネル長しには依存しないが、ソース及びドレイ
ンの接合部の膜厚ｔｏには関係する。これに対し従来構
造である第３図の素子は図中のｔｌ、ｔ、ｘの様なドレ
イン接合部分を持つ、ｔｘはマスク厚さで決まるのでμ
ｍ単位の長さであり、ｔｚ ｔ ｔａはその１／１０以
下の寸法比である。そのため、オフ電流は ＩｏＦＦｃｅＷ・ （ｔｔ＋ｔ２＋ｔａ） ・Ｗ。
るチャンネル方向の空乏層幅である。この電流は上式の
様にチャネル長しには依存しないが、ソース及びドレイ
ンの接合部の膜厚ｔｏには関係する。これに対し従来構
造である第３図の素子は図中のｔｌ、ｔ、ｘの様なドレ
イン接合部分を持つ、ｔｘはマスク厚さで決まるのでμ
ｍ単位の長さであり、ｔｚ ｔ ｔａはその１／１０以
下の寸法比である。そのため、オフ電流は ＩｏＦＦｃｅＷ・ （ｔｔ＋ｔ２＋ｔａ） ・Ｗ。
となり、水素置換法でオン特性をさらにあげた場合、十
分効果的にオフ電流を下げる構造ではない。
分効果的にオフ電流を下げる構造ではない。
さらに、第２図の素子で詳細な実験を行ったところ、ド
レイン電圧を上げて、接合部の電界強度を高くするとオ
フ電流は急激に上昇することも確められた。
レイン電圧を上げて、接合部の電界強度を高くするとオ
フ電流は急激に上昇することも確められた。
上記従来技術では半導体膜厚を薄くしてオフ電流を低減
させることに対して効果の高い構造になっておらず、オ
フ電流低減効果を積極的に行うには問題があった。第３
図の素子で、ｔ１＝Ｑとして設計したとしても、ｔｚが
ｔａに比べて厚いため接合部の面積は大きいままで、オ
フ電流を効果的に下げることができない。
させることに対して効果の高い構造になっておらず、オ
フ電流低減効果を積極的に行うには問題があった。第３
図の素子で、ｔ１＝Ｑとして設計したとしても、ｔｚが
ｔａに比べて厚いため接合部の面積は大きいままで、オ
フ電流を効果的に下げることができない。
本発明の目的は、オン電流を低下させることなく、オフ
電流を下げるのに効果的な素子構造を持つ薄膜半導体素
子を提供することにある。
電流を下げるのに効果的な素子構造を持つ薄膜半導体素
子を提供することにある。
半導体膜を薄膜化してオン電流を劣化させることなくオ
フ電流を低減させる素子構造として、ドナーあるいはア
クセプタを含むソース及びドレイン半導体層を厚さの異
なる２つの半導体層で形成し、チャネル層との接合面は
厚さの薄い層で形成し、コンタクト電極とのコンタクト
の一部は少なくとも厚さの厚い半導体層と接触した構造
を取ることにより、半導体層を薄膜化して、良好なオー
ミックコンタクトがとれ、オフ電流の低い素子が達成で
きる。また、厚さの簿いソースおよびドレイン層のドー
ピング不純物濃度を厚さの厚いソース・ドレイン層の小
さくすることで接合の電界も低減できる。また、濃度の
異なる２層のソース・ドレイン層も膜厚のちがいが１回
のイオン打込で達成でき製作プロセスも簡略化できる。
フ電流を低減させる素子構造として、ドナーあるいはア
クセプタを含むソース及びドレイン半導体層を厚さの異
なる２つの半導体層で形成し、チャネル層との接合面は
厚さの薄い層で形成し、コンタクト電極とのコンタクト
の一部は少なくとも厚さの厚い半導体層と接触した構造
を取ることにより、半導体層を薄膜化して、良好なオー
ミックコンタクトがとれ、オフ電流の低い素子が達成で
きる。また、厚さの簿いソースおよびドレイン層のドー
ピング不純物濃度を厚さの厚いソース・ドレイン層の小
さくすることで接合の電界も低減できる。また、濃度の
異なる２層のソース・ドレイン層も膜厚のちがいが１回
のイオン打込で達成でき製作プロセスも簡略化できる。
ソース及びドレイン層を厚さの異なる２層で形成する。
厚さの厚い層は、例えばイオン打込み技術を用いて不純
物を打込んだ場合でもイオンの基板へのつき抜けが起ら
ない厚さにすることで、十分イオンが含まれて低抵抗し
コンタクト電極と良好なオーミック特性がとれる。厚さ
の薄い層はチャネル領域との接合面を持ち薄膜化して接
合面積を小さくしたことでオフ電流が低減する。厚さの
異なる２層構造となっているため、自己整合的に１回の
イオン打込みを行い、そのドーズ量、イオン打込みエネ
ルギーを調整することで厚さの厚い層を高濃度に、薄い
方をイオンの突き抜けで低濃度にすることができ、低濃
度は接合の電界を緩和する働きをしてさらにオフ電流低
減、耐圧の向上も実現できる。
物を打込んだ場合でもイオンの基板へのつき抜けが起ら
ない厚さにすることで、十分イオンが含まれて低抵抗し
コンタクト電極と良好なオーミック特性がとれる。厚さ
の薄い層はチャネル領域との接合面を持ち薄膜化して接
合面積を小さくしたことでオフ電流が低減する。厚さの
異なる２層構造となっているため、自己整合的に１回の
イオン打込みを行い、そのドーズ量、イオン打込みエネ
ルギーを調整することで厚さの厚い層を高濃度に、薄い
方をイオンの突き抜けで低濃度にすることができ、低濃
度は接合の電界を緩和する働きをしてさらにオフ電流低
減、耐圧の向上も実現できる。
以下、本発明の一実施例を第１図により説明する。１の
絶縁基板上に形成した薄膜のＭＯ８型トランジスタであ
る。２はノンドープのチャネル層（ｉ層）、２．８はソ
ース層、４，９はドレイン層１本例ではこのソース及び
ドレイン層は多結晶シリコン層に、例えばリンを含んだ
ｎ型の半導体層である。５はコンタクト電極、６はゲー
ト絶縁膜、７はゲート電極である。本構造の特徴はｎ型
のソース及びドレインの半導体層を厚さの異なる（図中
のｔａ、ｔｓ）層で形成したことを特徴とする薄膜半導
体素子である。ｔｓ＜１４である。
絶縁基板上に形成した薄膜のＭＯ８型トランジスタであ
る。２はノンドープのチャネル層（ｉ層）、２．８はソ
ース層、４，９はドレイン層１本例ではこのソース及び
ドレイン層は多結晶シリコン層に、例えばリンを含んだ
ｎ型の半導体層である。５はコンタクト電極、６はゲー
ト絶縁膜、７はゲート電極である。本構造の特徴はｎ型
のソース及びドレインの半導体層を厚さの異なる（図中
のｔａ、ｔｓ）層で形成したことを特徴とする薄膜半導
体素子である。ｔｓ＜１４である。
厚さｔ４の層は例えば、リンをイオン打込みした場合の
イオン打込みピークが１＋の厚さに入る領域である。こ
れにより３及び４の厚い層には多量のリンイオンが含ま
れて、例えばＡｆｌを用いたコンタクト電極との間の半
導体層が十分縮退してトンネル効果により電流が流れ良
好なオーミック特性となる。厚さｔｓの薄い８，９のソ
ース及びドレイン層のリンイオン濃度は縮退するほど高
濃度は必要ない。このチャネル層と６のゲート絶縁膜と
の界面にオン状態の時にできる反転層の抵抗よりも低い
程度に低抵抗がされれば問題はない。例えば、３，４の
層をリンイオンが１０１８ケ／ａｎ３以上とすればそれ
以下でよい。接合面を含む半導体層が薄いために、結果
的にはオフ電流はＩ ｏｒＦ” Ｗ Ｉ ｔ ｓ となり、オフ電流は低減する。又、オン電流も水素置換
法によりトラップ密度を低下させることで薄膜化による
膜質劣化は防止できる。又、本構造のソース・ドレイン
層を用いることにより１回のイオン打込みで自己整合的
に電界緩和領域を形成できる。たとえば、７のゲート電
極をマスクとしてイオン打込みを行い、イオンの分布の
ピークをｔａの中心の位ｆｉｔ４／２にくるように打込
み、ｔｓの厚さをｔｓ＜−とすればｔｓの厚さの薄い層
は打込みピークが１の基板内になる。これにより、必然
的に２，９の領域が濃度の少ないｎ−領域となり、これ
がいわゆるＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ
−Ｄｒａｉｎ） 構造となり、接合の電界を緩和し、
耐圧を向上、オフ電流を一層低減させる。
イオン打込みピークが１＋の厚さに入る領域である。こ
れにより３及び４の厚い層には多量のリンイオンが含ま
れて、例えばＡｆｌを用いたコンタクト電極との間の半
導体層が十分縮退してトンネル効果により電流が流れ良
好なオーミック特性となる。厚さｔｓの薄い８，９のソ
ース及びドレイン層のリンイオン濃度は縮退するほど高
濃度は必要ない。このチャネル層と６のゲート絶縁膜と
の界面にオン状態の時にできる反転層の抵抗よりも低い
程度に低抵抗がされれば問題はない。例えば、３，４の
層をリンイオンが１０１８ケ／ａｎ３以上とすればそれ
以下でよい。接合面を含む半導体層が薄いために、結果
的にはオフ電流はＩ ｏｒＦ” Ｗ Ｉ ｔ ｓ となり、オフ電流は低減する。又、オン電流も水素置換
法によりトラップ密度を低下させることで薄膜化による
膜質劣化は防止できる。又、本構造のソース・ドレイン
層を用いることにより１回のイオン打込みで自己整合的
に電界緩和領域を形成できる。たとえば、７のゲート電
極をマスクとしてイオン打込みを行い、イオンの分布の
ピークをｔａの中心の位ｆｉｔ４／２にくるように打込
み、ｔｓの厚さをｔｓ＜−とすればｔｓの厚さの薄い層
は打込みピークが１の基板内になる。これにより、必然
的に２，９の領域が濃度の少ないｎ−領域となり、これ
がいわゆるＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ
−Ｄｒａｉｎ） 構造となり、接合の電界を緩和し、
耐圧を向上、オフ電流を一層低減させる。
次に本発明を実現する１つの製造方法を第５図に示す。
（ａ）ガラス基板上に減圧ＣＶＤ法により、ノンドープ
の多結晶シリコンを厚さ１０００〜５０００人堆積する
。それをパターニングして１０の２つのシリコンの島を
作る。（ｂ）次に同じく減圧ＣＶＤ法により多結晶シリ
コンを厚さ１００〜２０００人堆積しバターニングして
１１の島を作る。（Ｃ）次にＣＶＤ法あるいは熱酸化法
で６のゲート絶縁膜を堆積１次に同じく減圧ＣＶＤ法で
多結晶のシリコンを堆積し７のゲート電極を作る。ゲー
トのパターニングを行い、リンをイオン打込みする。（
ｄ）イオン打込みのドーズ量、エネルギーを調整すれば
厚さの異なるソース及びトレイン層があるため同時に低
濃度（ｎ−）及び高濃度層（ｎ＋）が形成できる。（ｅ
）最後にＡＱ電極を蒸着してバターニングして５のコン
タクト電極が形成できる。本プロセスでは１０のシリコ
ンの島はリンのドーピング法で（ａ）の時点でｎ中層の
島を形成しても何ら問題はない。
の多結晶シリコンを厚さ１０００〜５０００人堆積する
。それをパターニングして１０の２つのシリコンの島を
作る。（ｂ）次に同じく減圧ＣＶＤ法により多結晶シリ
コンを厚さ１００〜２０００人堆積しバターニングして
１１の島を作る。（Ｃ）次にＣＶＤ法あるいは熱酸化法
で６のゲート絶縁膜を堆積１次に同じく減圧ＣＶＤ法で
多結晶のシリコンを堆積し７のゲート電極を作る。ゲー
トのパターニングを行い、リンをイオン打込みする。（
ｄ）イオン打込みのドーズ量、エネルギーを調整すれば
厚さの異なるソース及びトレイン層があるため同時に低
濃度（ｎ−）及び高濃度層（ｎ＋）が形成できる。（ｅ
）最後にＡＱ電極を蒸着してバターニングして５のコン
タクト電極が形成できる。本プロセスでは１０のシリコ
ンの島はリンのドーピング法で（ａ）の時点でｎ中層の
島を形成しても何ら問題はない。
本実施例では、ｎチャネル型のＭＯＳＦＥＴ構造を示し
たが、これはソース及びドレイン層に例えばボロンを打
込んだｐチャネル型の素子も同様の製造方法で形成され
効果も同等である。また、半導体材料も多結晶シリコン
のみならず非晶質シリコンにも同様に適用できる。
たが、これはソース及びドレイン層に例えばボロンを打
込んだｐチャネル型の素子も同様の製造方法で形成され
効果も同等である。また、半導体材料も多結晶シリコン
のみならず非晶質シリコンにも同様に適用できる。
本発明によれば、半導体膜を薄膜化してもコンタクト特
性、オン特性を劣化することなく、薄膜化によりオフ電
流を低減する効果がある。また、ソース及びドレイン層
を膜厚の異なる２層の領域で形成しているため、１回の
イオン打込みで接合の電界緩和構造が形成でき、耐圧の
向上、薄膜化でオフ電流を低減した以上にオフ電流を低
減できる。例えば、多結晶シリコンで１５００ （人）
の半導体層を本実施例の構造で２００（人）と薄膜化す
ればオフ電流は１０−１１ （Ａ） から１０−１３
（Ａ）と２桁低減できる。
性、オン特性を劣化することなく、薄膜化によりオフ電
流を低減する効果がある。また、ソース及びドレイン層
を膜厚の異なる２層の領域で形成しているため、１回の
イオン打込みで接合の電界緩和構造が形成でき、耐圧の
向上、薄膜化でオフ電流を低減した以上にオフ電流を低
減できる。例えば、多結晶シリコンで１５００ （人）
の半導体層を本実施例の構造で２００（人）と薄膜化す
ればオフ電流は１０−１１ （Ａ） から１０−１３
（Ａ）と２桁低減できる。
第１図は本発明の一実施例の断面図、第２図（ａ）は従
来の構造の平面図、（ｂ）はその断面図、第３図は従来
の構造の断面図、第４図は第２図の構造の素子のオン電
流、オフ電流特性図、第５図は第１図の本発明を実現す
るための製造工程を表す図である。 １・・・絶縁基板、２・・・ノンドープチャネル層、３
・・・高濃度ソース層、４・・・高濃度ドレイン層、５
・・・コンタクト電極、６・・・ゲート絶縁膜、７・・
・ゲート電第１ 図 ５−一〜 コンタクト電４イに 乙−−−ケ”−）ａ繕 クー−−ケート電衣１ ８−一一値１１貧ゾ号（蕾 ｑ−−−４ＥＧ ）−レｆ〉りｔ１ 第２ 図 ２ −−− ／ンドーブ２←すｈｔ４７−一−ケ”−
）！、表次。 １３−−− ド°しインら廿ｌ 第３図 ｚ−をン１−ｒ＋Ｊｒ＋ｔし４ ３−ｍ−高オし艷ｙ−４ ４−一 あ鱒し艷ドレイン瞼 ５− コ、り外を鍬 ７−−− ゲ＝ト１ζａ ＃４回
来の構造の平面図、（ｂ）はその断面図、第３図は従来
の構造の断面図、第４図は第２図の構造の素子のオン電
流、オフ電流特性図、第５図は第１図の本発明を実現す
るための製造工程を表す図である。 １・・・絶縁基板、２・・・ノンドープチャネル層、３
・・・高濃度ソース層、４・・・高濃度ドレイン層、５
・・・コンタクト電極、６・・・ゲート絶縁膜、７・・
・ゲート電第１ 図 ５−一〜 コンタクト電４イに 乙−−−ケ”−）ａ繕 クー−−ケート電衣１ ８−一一値１１貧ゾ号（蕾 ｑ−−−４ＥＧ ）−レｆ〉りｔ１ 第２ 図 ２ −−− ／ンドーブ２←すｈｔ４７−一−ケ”−
）！、表次。 １３−−− ド°しインら廿ｌ 第３図 ｚ−をン１−ｒ＋Ｊｒ＋ｔし４ ３−ｍ−高オし艷ｙ−４ ４−一 あ鱒し艷ドレイン瞼 ５− コ、り外を鍬 ７−−− ゲ＝ト１ζａ ＃４回
Claims (1)
- 【特許請求の範囲】 １、絶縁基板上に形成された非晶質あるいは多結晶の半
導体層をチャネル層とし、前記半導体層にドナーあるい
はアクセプタ不純物を含むソース層、ドレイン層を有し
、前記のチャネル層に対してゲート絶縁膜を介してゲー
ト電極を有するＭＯＳ型の薄膜半導体素子において、ソ
ース層およびドレイン層の半導体層の厚さが、それぞれ
少なくとも２つの膜厚の異なった半導体層で形成され、
チャネル層と膜厚の薄いソース及びドレイン層が電流経
路に対して連続した構造であり、前記ソース層及びドレ
イン層と配線用の電極とのコンタクト部が前記ソース層
及びドレイン層の膜厚の厚い部分と少なくともコンタク
トしている構造を特徴とする薄膜半導体素子。 ２、特許請求の範囲第１項において、少なくとも２つの
厚さの異なる半導体層で形成されたソース層、ドレイン
層において、膜厚の薄い半導体層のドナーあるいはアク
セプター不純物濃度が膜厚の厚い半導体層に比べて低い
ことを特徴とする薄膜半導体素子。 ３、特許請求の範囲第１項において、ソース層、ドレイ
ン層をゲート電極に対して自己整合的に形成したことを
特徴とする薄膜半導体素子。 ４、特許請求の範囲第１項において、ソース及びドレイ
ン層を自己整合的に形成した場合、１回のイオン打込み
で形成したソース、ドレイン層を持つことを特徴とした
薄膜半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62118839A JPS63284865A (ja) | 1987-05-18 | 1987-05-18 | 薄膜半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62118839A JPS63284865A (ja) | 1987-05-18 | 1987-05-18 | 薄膜半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63284865A true JPS63284865A (ja) | 1988-11-22 |
Family
ID=14746430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62118839A Pending JPS63284865A (ja) | 1987-05-18 | 1987-05-18 | 薄膜半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63284865A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02246277A (ja) * | 1989-03-20 | 1990-10-02 | Matsushita Electron Corp | Ｍｏｓトランジスタおよびその製造方法 |
| JPH02280381A (ja) * | 1989-04-21 | 1990-11-16 | Toshiba Corp | 半導体装置 |
| JP2002368226A (ja) * | 2001-06-11 | 2002-12-20 | Sharp Corp | 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器 |
| EP1944804A3 (en) * | 2007-01-11 | 2016-07-13 | Samsung Display Co., Ltd. | Organic light emitting device and manufacturing method thereof |
-
1987
- 1987-05-18 JP JP62118839A patent/JPS63284865A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02246277A (ja) * | 1989-03-20 | 1990-10-02 | Matsushita Electron Corp | Ｍｏｓトランジスタおよびその製造方法 |
| JPH02280381A (ja) * | 1989-04-21 | 1990-11-16 | Toshiba Corp | 半導体装置 |
| JP2002368226A (ja) * | 2001-06-11 | 2002-12-20 | Sharp Corp | 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器 |
| EP1944804A3 (en) * | 2007-01-11 | 2016-07-13 | Samsung Display Co., Ltd. | Organic light emitting device and manufacturing method thereof |
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