JPH0418250Y2 - - Google Patents

Description

【考案の詳細な説明】 「産業上の利用分野」 この考案は電界効果トランジスタ（以下、
FETという）を用いて構成され、特に信号をス
イツチング増幅する電界効果トランジスタ増幅器
に関するものである。

「従来の技術」 第３図は従来からよく用いられてきたモノリシ
ツク増幅器の構成を示し、これは特願昭58−1117
号で提案したものである。信号入力端子１はソー
ス接地FET２のゲートに接続され、そのゲート
はゲートバイアス及び入力整合用抵抗素子３を通
じて接地され、FET２のドレインはゲート接地
FET４のソースに接続される。FET４のゲート
はゲートバイアス用直流定電圧源５に接続され、
ドレインはドレイン負荷素子６を通じて電源端子
７に接続される。ドレイン負荷素子６は直流に対
し電圧降下を生じ、かつ交流に対し負荷として作
用するものであり、例えば抵抗素子で構成され
る。

電源端子７にドレイン接地FET８のドレイン
が接続され、FET８のゲートはFET４のドレイ
ンに接続され、ソースは信号出力端子８に接続さ
れると共に定電流源用FET１１のドレインに接
続される。FET１１のゲート及びソースは互に
接続され、そのソースはFET２のドレインに接
続される。信号入力端子１には信号源抵抗素子１
２を通じて信号源が接続され、電源端子７に直流
電源１４が接続され、信号出力端子９は出力結合
容量素子１５を通じて負荷抵抗器１６に接続され
る。

動作状態ではFET４は交流的にはほぼ短絡状
態でソース接地FET２は素子６を負荷として入
力端子１からの交流信号を電圧増幅する。FET
１１はソース、ゲートが互に接続され、定電流源
として作用し、信号出力端子９からFET１１側
を見たインピーダンスは無限大に近い。従つてド
レイン負荷素子６に得られた交流信号の増幅出力
はソースホロアとして動作するFET８により電
力増幅されて負荷１６へ供給される。

FET２には負荷素子６及びFET４を通るバイ
アス電流と、FET８，１１を通るバイアス電流
とが合成されて流れる。ソース接地FET２の相
互コンダクタンスgmはバイアス電流に比例する。
従つてFET２には前述したように二つの系路の
バイアス電流が流れ、それだけ大きな利得が得ら
れる。なお電力増幅を行うための電流をもドレイ
ン負荷素子６に流すと、この負荷素子６での消費
電力が多くなるが、第３図に示した構成によれば
その消費電力の無駄がなく、電源利用効率が向上
する。

この第３図に示した構成で抵抗素子１２及び負
荷抵抗器１６の各抵抗値が50Ωの場合、FET２と
してゲート長1μm、しきい値電圧−1.0V、ゲー
ト幅300μm、相互コンダクタンス40mS程度の
GaAs FETを用い、FET４，８，１１としてゲ
ート長1μm、しきい値電圧−1.0V、ゲート幅
150μm、相互コンダクタンス20mS程度のGaAs
FETを用い、ドレイン負荷素子６の抵抗値を
250Ω程度、ゲートバイアスおよび入力整合抵抗
素子３の抵抗値を50Ω程度、ゲートバイアス用直
流定電圧源５の電圧を1.5V程度にすると、周波
数1GHz付近において利得12dB程度の特性が得ら
れる。このとき、直流電源１４からバイアス電流
として20〜30mA程度の電流を流す必要がある。

「考案が解決しようとする問題点」 従来において入力交流信号をスイツチング増幅
する場合は、スイツチング回路により交流信号を
スイツチングし、そのスイツチングされた交流信
号を増幅器へ供給していた。つまり従来において
は増幅器の他にスイツチング回路を必要とした。
また従来において入力交流信号はスイツチング回
路でスイツチングされ、つまり連続することなく
間欠的に増幅器へ供給されるが、増幅器は常時動
作状態になつていた。従つて第３図に示した例で
は交流信号が入力されているか否かに拘らず常に
ドレイン負荷素子６で電力が消費され、前記例で
は100〜200mW程度の電力が常に消費され、電源
利用効率が悪い。

ゲート接地FET４を省略すると、FET８のゲ
ートソース、FET１１のゲート、ソース、ドレ
インとが同一電位となつて、FET１１が動作し
なくなる。このため、FET４を挿入して、FET
８のゲートとFET１１のゲートとの間に電位差
を与えている。このようにFET４は増幅器とし
ての動作には必要がないものであり、かつ、増幅
器が動作している時のみ、FET４は導通してい
ればよい。この考案はこの点に着目してなされた
ものである。

「問題点を解決するための手段」 この考案によればゲート接地FETのゲートバ
イアスと共に、定電流源用FETのゲートバイア
スを同時に制御して交流信号のスイツチングを可
能とし、かつそのスイツチングのオフ状態で増幅
器に電流が流れないようにする。

このため先に述べた従来技術の増幅器において
定電流用FETのゲート及びソース間は直流的に
は開放となり、高周波的に短絡となる素子を通じ
て直に接続し、そのゲートは直流的に短絡とな
り、高周波的に開放となる素子を通じて制御信号
入力端子に接続する。この制御信号入力端子にゲ
ート接地FETのゲートを接続し、この制御信号
入力端子にFETをオン状態かオフ状態かに設定
する制御信号を入力する。

「実施例」 第１図にこの考案の実施例を第３図と対応する
部分に同一符号を付けて示す。ゲート接地FET
４のゲートは制御信号入力端子１７に接続され、
その制御信号入力端子１７には制御信号源１８が
接続される。定電流用FET１１のゲートは直流
的には開放、高周波的に短絡、つまり入力交流信
号に対しては短絡となる素子、例えば高周波短絡
用容量素子１９を通じてそのFET１１のソース
に接続される。またこのFET１１のゲートは直
流的に短絡、高周波的に開放（入力交流信号に対
し開放）となる素子、例えば高周波阻止用抵抗素
子２１を通じて制御信号入力端子１７に接続され
る。

制御信号源１８の出力電圧はFET４のゲート、
および高周波阻止用抵抗素子２１を通りFET１
１のゲートに加わる。制御信号源１８の出力電圧
を制御し、FET４，１１が動作状態となるとき
の電圧レベルを、入力交流信号をオン状態とする
ための制御信号源１８の出力電圧レベルとする。
この制御信号源１８の出力２の電圧レベルにする
と交流動作としては、高周波短絡用容量素子１９
は高周波的に短絡、高周波阻止用抵抗素子２１は
高周波的に開放となるので、交流等価回路は第３
図の場合とまつたく同様となり、通常の増幅器と
して動作する。

制御信号源１８の出力電圧を制御し、FET４，
１１が同時にピンチオフ状態となるときの電圧レ
ベルを、入力交流信号をオフ状態にするための制
御信号源１８の出力電圧レベルとする。制御信号
源１８の出力をこの電圧レベルにすると、直流バ
イアス電流が流れなくなる。したがつて、オフ状
態においてはFETのピンチオフ状態における漏
れ電流以外は電流が流れなくなる。通常、FET
のピンチオフ状態における漏れ電流はほとんど無
視できるので、オフ状態においてほとんど電力を
消費しない。この構成で高周波短絡用容量素子１
９の容量値を1pF程度、高周波阻止用抵抗素子２
１の抵抗値を1KΩ程度、その他の素子の値を第
３図で説明したものと同じにした場合、オン状態
として制御信号源１８の出力電圧を1.5V程度に
することにより、第３図の場合と同様に周波数
1GHz付近において利得12dB程度の特性が得られ
る。オフ状態として制御信号源１８の出力電圧を
−2V程度にすることにより、消費電力はオン状
態の場合と比べほとんど無視できる値となる。こ
のとき、周波数1GHz付近において50dB程度のオ
ンオフ比が得られる。

第２図はこの考案の第２の実施例の回路構成を
示すもので、FET１１のゲートを高周波阻止用
インダクタ２２を通じて制御信号入力端子１７に
接続した場合であり、その他は第１図と同一であ
る。この第２図に示すものも第１図に示したもの
と同じ動作が行える。以上の２実施例において、
ドレイン負荷素子６として抵抗素子の替りに、ド
レインが電源端子７と接続され、ゲート及びソー
スがゲート接地FET４のドレインに接続された
定電流負荷を用いることもできる。

なお第１図、第２図ではＮチヤネルのFETを
例にとつて説明したが、直流電源１４を負電圧電
源とすれば図中のFETを全てＰチヤネルのFET
に置き換えても同様に動作可能である。

「考案の効果」 以上説明したようにこの考案によれば、特にス
イツチング回路を用いることなく、制御信号入力
端子１７に与える制御信号を制御して入力交流信
号をスイツチング増幅することができ、しかもそ
の入力信号をオフとした状態ではほとんど電力を
消費しない増幅器がモノリシツクICで実現でき
るので、特に移動通信用機器、衛星通信用機器に
使用することにより装置の小形化、低消費電力化
に大きく寄与することができる。

【図面の簡単な説明】

第１図はこの考案の第１の実施例の回路構成を
示す接続図、第２図はこの考案の第２の実施例の
回路構成を示す接続図、第３図は従来のモノリシ
ツク増幅器の構成を示す接続図である。 １……信号入力端子、２……ソース接地FET、
３……ゲートバイアスおよび入力整合抵抗、４…
…ゲート接地FET、６……ドレイン負荷素子、
７……電源端子、８……ドレイン接地FET、９
……信号出力端子、１１……定電流源用FET、
１３……信号源、１７……制御信号入力端子、１
８……制御信号源、１９……高周波短絡用容量素
子、２１……高周波阻止用抵抗素子、２２……高
周波阻止用インダクタ。

Claims (1)

1. 【実用新案登録請求の範囲】 ゲートが信号入力端子に接続され、ソースが接
   地された第１の電界効果トランジスタと、 ソースが上記第１の電界トランジスタのドレイ
   ンに接続され、ゲートが電界効果トランジスタを
   オン状態かオフ状態に設定する制御信号を入力す
   る制御信号入力端子に接続され、ドレインが直流
   的に電圧を降下し、交流的に負荷となる第１の素
   子を介して電源端子に接続された第２の電界効果
   トランジスタと、 ゲートが上記第２の電界効果トランジスタのド
   レインに接続され、ドレインが上記電源端子に接
   続され、ソースが信号出力端子と接続された第３
   の電界効果トランジスタと、 ドレインが上記第３の電界効果トランジスタの
   ソースと接続され、ゲートが直流的に開放となり
   高周波的に短絡となる第２の素子を介して上記第
   １の電界効果トランジスタのドレインと接続さ
   れ、かつ直流的に短絡となり高周波的に開放とな
   る第３の素子を介して上記制御信号入力端子に接
   続され、ソースが上記第１の電界効果トランジス
   タのドレインと接続された第４の電界効果トラン
   ジスタとから構成されている電界効果トランジス
   タ増幅器。