JPH09232875A5 - - Google Patents

Description

【０００３】
ＦＥＴでは、かかる素子がデプレション・モード素子(depletion mode device) である場合が多い。即ち、バイアスが印加されていない状態で導通状態即ち「オン」状態となり、それらのコンダクタンスを制御し、オフにするためには、その制御端子にバイアスを印加しなければならない。デプレション・モード素子を線形または疑似線形増幅器として動作させる場合、特に最大ドレイン振幅(fulldrain swing)を必要とする場合、通常制御端子にバイアスを供給して適正な動作を保証する必要がある。更に別の難点は、電力供給のために所与の極性（例えば、正）の電圧を素子に印加する場合、適正な動作のために必要な制御バイアスは反対極性（例えば、負）としなければならない場合が多いことである。したがって、主回路電源とは逆の極性を有する制御端子バイアス電源を設ける必要性が頻繁に生じる。かかる増幅器の構成および動作を記載する際の説明に便宜を図るために、主回路電源を正とし、バイアス電源を負と仮定する。しかしながら、これは限定を意図するものではない。当業者は、主回路電源およびバイアス電源の極性は、採用する素子のタイプに応じて、他の選択も可能であることを認めよう。保護回路を有する電界効果型トランジスタ（ＦＥＴ）は、１９８１年６月１１日に , 公開番号第５６０６９９０８号で公開された、日本特許出願番号第５４１４８２６２号に開示されている。携帯用機器に適用する際、多くの場合単一電源で動作することが望ましい。この状況で、主回路電源を正としバイアス電源を負とする場合、負バイアス電位は正電位から発生しなければならない。

Claims (8)

1. モノリシック半導体チップ内に集積された増幅回路（１０）であって、
   ＤＣ信号源（２４，３０，３４）と、
   バイアス入力（５４）でのバイアス信号を使用して所定の動作を行う増幅段階（６０，６２）と、
   ＤＣ信号を受信して、増幅段階（６０，６２）のバイアス入力（５４）にバイアス信号を供給するためのバイアス／利得の制御回路（４６）と、
   該増幅段階（６０，６２）の利得は、外部ポート（６８）に印加された信号に依存して、バイアス／制御の回路によってバイアス信号の関数として変化し得ることと、
   電源端子（２６）に増幅段階（６０，６２）を接続する電源スイッチ（１８）は、バイアス信号が供給された時のみオンされるということを保証する、ＤＣ源と接続する優先制御回路（４２）であって、
   該増幅段階（６０，６２）は１つ以上のＦＥＴ（７１，７２）からなり、バイアス／利得の制御回路（４６）は、ＤＣ信号を受信するために接続された電流電極を有するＦＥＴ（４１）からなり、
   電流電極は抵抗器（４７）を介して外部ポート（６８）、および増幅段階（６０，６２）のバイアス入力に接続され、外部ポートでの電圧変化を増幅段階のバイアス入力に転送する、増幅回路。
2. ＤＣ信号源が更に発振器（２４）と整流機（３０）とからなり、該発振器（２４）は前記増幅段階（６０，６２）の動作周波数の約２倍以上の周波数で動作する請求項１に記載の増幅回路（１０）。
3. 前記発振器（２４）が約２ＧＨｚ以上で動作する請求項２に記載の増幅回路（１０）。
4. 前記ＤＣ信号源は発振器（２４）を含み、前記増幅段階は公称動作周波数ｆ_i と通過帯Δｆとを有し、前記発振器はｆ_iよりも高いまたは低い周波数ｆ_oで動作し、ｆ_iとｆ_oとから生じる無視できない相互変調生成物が前記増幅器の通過帯Δｆ内に現れないことを特徴とする請求項１記載の増幅回路（１０）。
5. 前記ＤＣ信号源は発振器（２４）を含み、前記増幅器は公称動作周波数ｆ_i と通過帯Δｆとを有し、前記発振器は、前記公称動作周波数ｆ_i とほぼ等しい周波数ｆ_o
   で動作することを特徴とする請求項１記載の増幅器（１０）。
6. 前記増幅段（６０，６２）は、１つ以上の通常はオンであるデプレション・モード半導体素子を含むことを特徴とする請求項１乃至５に記載の増幅回路（１０）。
7. 前記１つ以上の半導体素子がＮチャネルＦＥＴである請求項６に記載の増幅器（１０）。
8. 前記ＦＥＴがＧａＡｓＦＥＴである請求項１に記載の増幅器（１０）。