JPH04182995A - 電気的に消去可能なプログラマブルメモリ - Google Patents
電気的に消去可能なプログラマブルメモリInfo
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- JPH04182995A JPH04182995A JP2312046A JP31204690A JPH04182995A JP H04182995 A JPH04182995 A JP H04182995A JP 2312046 A JP2312046 A JP 2312046A JP 31204690 A JP31204690 A JP 31204690A JP H04182995 A JPH04182995 A JP H04182995A
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- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 4
- 101000854873 Homo sapiens V-type proton ATPase 116 kDa subunit a 4 Proteins 0.000 description 3
- 101000806601 Homo sapiens V-type proton ATPase catalytic subunit A Proteins 0.000 description 3
- 102100020737 V-type proton ATPase 116 kDa subunit a 4 Human genes 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 101000805729 Homo sapiens V-type proton ATPase 116 kDa subunit a 1 Proteins 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電気的に消去可能なプログラマブルメモリに関
し、特に昇圧器により書込み、消去用の高電圧を発生す
る構成霧電気的に消去可能なプログラマブルメモリに関
スる。
し、特に昇圧器により書込み、消去用の高電圧を発生す
る構成霧電気的に消去可能なプログラマブルメモリに関
スる。
従来、この種の電気的に消去可能なプログラマブルメモ
リは第３図に示すように、電気的に書込み、消去可能な
複数のメモリセルを配列したＥＥＰＲＯＭセルアレイ１
と、このメモリセルアレイ１の所定のメモリセルを選択
するアドレスラッチ回路２２行選択回路３．及び列選択
回路４と、書込み信号ＷＥにより書込みデータをラッチ
する書込データラッチ回路５と、この書込データラッチ
回路５の出力データを選択されたＥＥＰＲＯＭセルアレ
イ１のメモリセルに書込む書込回路６と、選択されたメ
モリセルからデータを読出し外部へ出力する読出回路７
及び出力回路８と、所定の周波数のクロック信号ＣＫを
発生する発振器１１と、リセット信号Ｒ８により初期化
されてりｐツク信号ＣＫのカウントを開始し、書込み時
間を決定する予め設定されたカウント値に達したとき終
了信号ＥＮＤを発生するカウンタ１２と、書込み信号Ｗ
Ｅ、消去信号ＥＲの一方が入力されるとリセット信号Ｒ
８を発生すると共に昇圧信号０ＰＥＮをアクティブにし
、終了信号ＥＮＤが入力されると昇圧信号０ＰＥＮをイ
ンアクティブにする制御回路１３と、昇圧信号ＣＰＥＮ
がアクティブの間クロック信号ＣＫを昇圧して約２０Ｖ
の昇圧電圧ＶＰＰ、を発生しＥＥＦＲＯＭセルアレイ１
に書込み、消去用の高電圧として供給する昇圧器１６と
を有する構成となっていた。
リは第３図に示すように、電気的に書込み、消去可能な
複数のメモリセルを配列したＥＥＰＲＯＭセルアレイ１
と、このメモリセルアレイ１の所定のメモリセルを選択
するアドレスラッチ回路２２行選択回路３．及び列選択
回路４と、書込み信号ＷＥにより書込みデータをラッチ
する書込データラッチ回路５と、この書込データラッチ
回路５の出力データを選択されたＥＥＰＲＯＭセルアレ
イ１のメモリセルに書込む書込回路６と、選択されたメ
モリセルからデータを読出し外部へ出力する読出回路７
及び出力回路８と、所定の周波数のクロック信号ＣＫを
発生する発振器１１と、リセット信号Ｒ８により初期化
されてりｐツク信号ＣＫのカウントを開始し、書込み時
間を決定する予め設定されたカウント値に達したとき終
了信号ＥＮＤを発生するカウンタ１２と、書込み信号Ｗ
Ｅ、消去信号ＥＲの一方が入力されるとリセット信号Ｒ
８を発生すると共に昇圧信号０ＰＥＮをアクティブにし
、終了信号ＥＮＤが入力されると昇圧信号０ＰＥＮをイ
ンアクティブにする制御回路１３と、昇圧信号ＣＰＥＮ
がアクティブの間クロック信号ＣＫを昇圧して約２０Ｖ
の昇圧電圧ＶＰＰ、を発生しＥＥＦＲＯＭセルアレイ１
に書込み、消去用の高電圧として供給する昇圧器１６と
を有する構成となっていた。
次に、この回路の動作について、書込み時を例に説明す
る。
る。
第４図はこの回路の書込み時の動作を説明するための各
部信号の波形図である。
部信号の波形図である。
書込み時には、第５図（ａ）に示すように、メモリセル
ＭＣのドレインに高電圧の昇圧電圧ＶＰＰ。
ＭＣのドレインに高電圧の昇圧電圧ＶＰＰ。
を印加しゲートを接地電位ＧＮＤに数ｍｓ以上保つ必要
がある。
がある。
書込みを行なうときは、アドレスをアドレスラッチ回路
２に、書込みデータを書込データラッチ回路５に与え書
込み信号ＷＥをアクティブにする。書込み信号ＷＥがア
クティブになると制御回路１３はリセット信号Ｒ８を発
生し、昇圧信号ＣＰＥＮをアクティブにする。昇圧信号
０ＰＥＮにより昇圧器１６が起動され高電圧の昇圧電圧
ＶＰＰｘを発生し始める。同時にリセット信号Ｒ３によ
りカウンタ１２がクリアされ、メモリセルＭＣに高電圧
を印加しておく時間をカウントし始める。
２に、書込みデータを書込データラッチ回路５に与え書
込み信号ＷＥをアクティブにする。書込み信号ＷＥがア
クティブになると制御回路１３はリセット信号Ｒ８を発
生し、昇圧信号ＣＰＥＮをアクティブにする。昇圧信号
０ＰＥＮにより昇圧器１６が起動され高電圧の昇圧電圧
ＶＰＰｘを発生し始める。同時にリセット信号Ｒ３によ
りカウンタ１２がクリアされ、メモリセルＭＣに高電圧
を印加しておく時間をカウントし始める。
モして昇圧器１６で発生された昇圧電圧Ｖ Ｐ Ｐ ｘ
は、書込データラッチ回路５の内容により書込みが必要
な場合に書込回路６を通して、アドレスラッチ回路２に
与えられたアドレスに基づいて、行選択回路３１列選択
回路４によりＥＥＰＲＯＭセルアレイ１の中から選択さ
れたメモリセルＭＣのドレインに印加される。
は、書込データラッチ回路５の内容により書込みが必要
な場合に書込回路６を通して、アドレスラッチ回路２に
与えられたアドレスに基づいて、行選択回路３１列選択
回路４によりＥＥＰＲＯＭセルアレイ１の中から選択さ
れたメモリセルＭＣのドレインに印加される。
昇圧器１６は、昇圧信号ＣＰＥＮがアクティブの期間中
同一の昇圧動作を行っている。
同一の昇圧動作を行っている。
昇圧器１６は、第６図に示すようなトランジスタＱとキ
ャパシタＣとの多段構成となっており、この昇圧器１６
で消費される電流は昇圧動作期間中一定である。
ャパシタＣとの多段構成となっており、この昇圧器１６
で消費される電流は昇圧動作期間中一定である。
上述した従来の電気的に消去可能なプログラマブルメモ
リは、書込み、消去に必要な期間、すなわち昇圧信号Ｃ
ＰＥＮがアクティブの期間、昇圧器１６が同一の昇圧動
作を行っているので、この間開−の電流が消費され、消
費電流が大きくなるという問題点がある。この消費電流
は、例えば、数ｍＡ程度の電流が約１０ｍｓ必要となる
。
リは、書込み、消去に必要な期間、すなわち昇圧信号Ｃ
ＰＥＮがアクティブの期間、昇圧器１６が同一の昇圧動
作を行っているので、この間開−の電流が消費され、消
費電流が大きくなるという問題点がある。この消費電流
は、例えば、数ｍＡ程度の電流が約１０ｍｓ必要となる
。
本発明の目的は、書込み、消去時の消費電流を低減する
ことができる電気的に消去可能なプログラマブルメモリ
を提供することにある。
ことができる電気的に消去可能なプログラマブルメモリ
を提供することにある。
本発明の電気的に消去可能なプログラマブルメモリは、
電気的に書込み、消去可能な複数のメモリセルを配列し
たメモリセルアレイと、所定の周波数のクロック信号を
発生する発振器と、リセ。
電気的に書込み、消去可能な複数のメモリセルを配列し
たメモリセルアレイと、所定の周波数のクロック信号を
発生する発振器と、リセ。
ト信号により初期化されて前記クロック信号のカウント
を開始し第１のカウント値になったとぎ終了信号を発生
する第１のカウンタと、前記リセット信号により初期化
されて前記クロック信号のカウントを開始し前記第１の
カウント値より小さい第２のカウント値になったときオ
ーバーフロー信号を発生する第２のカウンタと、書込み
信号、消去信号の一方が入力されると前記リセット信号
を発生すると共に第１の昇圧信号をアクティブにし、前
記終了信号が入力されると前記第１の昇圧信号をインア
クティブにする制御回路と、前記第１の昇圧信号がアク
ティブのとき前記クロック信号を昇圧して第１の昇圧電
圧を発生する第１の昇圧器と、前記リセット信号が入力
されると７クテイフになり前記オーバーフロー信号が入
力されるとインアクティブになる第２の昇圧信号を発生
する論理回路と、前記第１の昇圧器より昇圧能力が大き
く前記第２の昇圧信号がアクティブのとき前記クロック
信号を昇圧して第２の昇圧電圧を発生しこの第２の昇圧
電圧を前記第１の昇圧電圧と共に前記メモリセルアレイ
に書込み、消去用の高電圧として供給する第２の昇圧器
とを有している。
を開始し第１のカウント値になったとぎ終了信号を発生
する第１のカウンタと、前記リセット信号により初期化
されて前記クロック信号のカウントを開始し前記第１の
カウント値より小さい第２のカウント値になったときオ
ーバーフロー信号を発生する第２のカウンタと、書込み
信号、消去信号の一方が入力されると前記リセット信号
を発生すると共に第１の昇圧信号をアクティブにし、前
記終了信号が入力されると前記第１の昇圧信号をインア
クティブにする制御回路と、前記第１の昇圧信号がアク
ティブのとき前記クロック信号を昇圧して第１の昇圧電
圧を発生する第１の昇圧器と、前記リセット信号が入力
されると７クテイフになり前記オーバーフロー信号が入
力されるとインアクティブになる第２の昇圧信号を発生
する論理回路と、前記第１の昇圧器より昇圧能力が大き
く前記第２の昇圧信号がアクティブのとき前記クロック
信号を昇圧して第２の昇圧電圧を発生しこの第２の昇圧
電圧を前記第１の昇圧電圧と共に前記メモリセルアレイ
に書込み、消去用の高電圧として供給する第２の昇圧器
とを有している。
ＥＥＰＲＯＭセルアレイのメモリセル（ＭＣ）は、原理
的に書込み、消去に高電圧を必要としても電流は必要と
しないので、昇圧器の負荷が大きいのは高電圧の立上が
り時のみである。従って昇圧器に高い昇圧能力が要求さ
れる高電圧の立上がり時のみ、昇圧器の昇圧能力を大き
くし、立上がり完了後は昇圧能力を既に得られている高
電圧を維持するのに必要充分な程度になるように低くし
ても構わない。本発明では２つの昇圧器を設けてこれを
制御している。
的に書込み、消去に高電圧を必要としても電流は必要と
しないので、昇圧器の負荷が大きいのは高電圧の立上が
り時のみである。従って昇圧器に高い昇圧能力が要求さ
れる高電圧の立上がり時のみ、昇圧器の昇圧能力を大き
くし、立上がり完了後は昇圧能力を既に得られている高
電圧を維持するのに必要充分な程度になるように低くし
ても構わない。本発明では２つの昇圧器を設けてこれを
制御している。
昇圧器を流れる電流は昇圧能力に依存するので、が゛
本発明によれば大きい電流に流れるのは高電圧の立上が
り時のみとなり、高電圧の立上がり完了後は昇圧器での
消費電流は小さくなる。書込みに必要な時間全体と較べ
れば、高電圧の立上がりに必要な時間は非常に小さいの
で、書込み、消去動作で消費される電流を小さくするこ
とができる。
り時のみとなり、高電圧の立上がり完了後は昇圧器での
消費電流は小さくなる。書込みに必要な時間全体と較べ
れば、高電圧の立上がりに必要な時間は非常に小さいの
で、書込み、消去動作で消費される電流を小さくするこ
とができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック図である。
この実施例において、ＥＥＰＲＯＭセルアレイ１、アド
レスラッチ回路２１行選択回路３２列選択回路４．書込
データラッチ回路５．書込回路６、読出回路７．出力回
路８．及び発振器１１は従来例と同様の構成となってい
る。
レスラッチ回路２１行選択回路３２列選択回路４．書込
データラッチ回路５．書込回路６、読出回路７．出力回
路８．及び発振器１１は従来例と同様の構成となってい
る。
この実施例が従来例と異なる部分は、発振器１１の出力
のクロック信号ＣＫを入力して昇圧電圧ＶＰＰを発生す
るまでの部分であり、この部分は、リセット信号Ｒ−８
により初期化されてクロック信号ＣＫのカウントを開始
し第１のカウント値になったとき終了信号ＥＮＤを発生
する第１のカウンタ１２Ａと、リセット信号Ｒ８により
初期化されてクロック信号ＣＫのカウントを開始し前記
第１のカウント値より小さい第２のカウント値になった
ときオーバーフロー信号ＯＦを発生する第２０カウンタ
１２Ｂと、書込み信号ＷＥ、消去信号ＥＲの一方が入力
されるとリセット信号ＲＳを発生すると共に第１の昇圧
信号ＣＰＥＮＩをアクティブにし、終了信号ＥＮＤが入
力されると第１の昇圧信号ＣＰＥＮＩをインアクティブ
にする制御回路１３と、第１の昇圧信号ＣＰＥＮＩがア
クティブのときクロック信号ＣＫを昇圧して第１の昇圧
電圧ＶＰＰ１を発生する第１の昇圧器１６Ａと、リセッ
ト信号Ｒ３が入力されるとアクティブになりオーバーフ
ロー信号ＯＦが入力されるとインアクティブになる第２
の昇圧信号ＣＰＥＮ２を発生する論理回路のフリップフ
ロップ１４及びＡＮＤ回路１５と、第１の昇圧器１６Ａ
より昇圧能力が大きく第２の昇圧信号ＣＰＥＮ２がアク
ティブのときクロック信号ＣＫを昇圧して第２の昇圧電
圧ＶＰＰ２を発生しこの第２の昇圧電圧ＶＰＰ２を第１
の昇圧電圧ＶＰＰＩと共にＥＥＰＲＯＭセルアレイセル
書込み、消去用の高電圧（ＶＰＰ）として供給する第２
の昇圧器１６Ｂとを有する構成となっている。
のクロック信号ＣＫを入力して昇圧電圧ＶＰＰを発生す
るまでの部分であり、この部分は、リセット信号Ｒ−８
により初期化されてクロック信号ＣＫのカウントを開始
し第１のカウント値になったとき終了信号ＥＮＤを発生
する第１のカウンタ１２Ａと、リセット信号Ｒ８により
初期化されてクロック信号ＣＫのカウントを開始し前記
第１のカウント値より小さい第２のカウント値になった
ときオーバーフロー信号ＯＦを発生する第２０カウンタ
１２Ｂと、書込み信号ＷＥ、消去信号ＥＲの一方が入力
されるとリセット信号ＲＳを発生すると共に第１の昇圧
信号ＣＰＥＮＩをアクティブにし、終了信号ＥＮＤが入
力されると第１の昇圧信号ＣＰＥＮＩをインアクティブ
にする制御回路１３と、第１の昇圧信号ＣＰＥＮＩがア
クティブのときクロック信号ＣＫを昇圧して第１の昇圧
電圧ＶＰＰ１を発生する第１の昇圧器１６Ａと、リセッ
ト信号Ｒ３が入力されるとアクティブになりオーバーフ
ロー信号ＯＦが入力されるとインアクティブになる第２
の昇圧信号ＣＰＥＮ２を発生する論理回路のフリップフ
ロップ１４及びＡＮＤ回路１５と、第１の昇圧器１６Ａ
より昇圧能力が大きく第２の昇圧信号ＣＰＥＮ２がアク
ティブのときクロック信号ＣＫを昇圧して第２の昇圧電
圧ＶＰＰ２を発生しこの第２の昇圧電圧ＶＰＰ２を第１
の昇圧電圧ＶＰＰＩと共にＥＥＰＲＯＭセルアレイセル
書込み、消去用の高電圧（ＶＰＰ）として供給する第２
の昇圧器１６Ｂとを有する構成となっている。
次に、この実施例の動作について、書込み時を例に説明
する。
する。
第２図はこの実施例の書込み時の動作を説明するための
各部信号の波形図である。
各部信号の波形図である。
書込み動作時、まず始めに、書込み信号ＷＥがアクティ
ブとなることにより、昇圧信号ＣＰＥＮ１がアクティブ
となり昇圧器１６Ａが起動され、また、リセット信号Ｒ
８がアクティブとなりカウンタ１２Ａがリセットされ、
カウンタ１２Ａは高電圧（ＶＰＰ）を印加しておく時間
をカウントし始めるまでは従来例と同様である。
ブとなることにより、昇圧信号ＣＰＥＮ１がアクティブ
となり昇圧器１６Ａが起動され、また、リセット信号Ｒ
８がアクティブとなりカウンタ１２Ａがリセットされ、
カウンタ１２Ａは高電圧（ＶＰＰ）を印加しておく時間
をカウントし始めるまでは従来例と同様である。
本実施例では、さらにリセット信号Ｒ３によりフリップ
フロップ１４がリセットされ、切換え信号ＣＮＴか高レ
ベルとなり、それに従い第２の昇圧信号０ＰＥＮ２もア
クティブとなり昇圧器１６Ｂも起動される。また、リセ
ット信号Ｒ８により同時にカウンタ１２８がリセットさ
れカウントを開始する。昇圧電圧ＶＰＰは、昇圧能力の
大きな昇圧器１６．が起動されているため昇圧に充分な
能力を発揮し、第２図で示すように立上がっていく。
フロップ１４がリセットされ、切換え信号ＣＮＴか高レ
ベルとなり、それに従い第２の昇圧信号０ＰＥＮ２もア
クティブとなり昇圧器１６Ｂも起動される。また、リセ
ット信号Ｒ８により同時にカウンタ１２８がリセットさ
れカウントを開始する。昇圧電圧ＶＰＰは、昇圧能力の
大きな昇圧器１６．が起動されているため昇圧に充分な
能力を発揮し、第２図で示すように立上がっていく。
次に、昇圧電圧ＶＰＰが立上がり安定したところで、カ
ウンタ１２Ｂはオーバーフロー信号ＯＦを出力しフリッ
プフロップ１４をセットする。すると切換え信号ＣＮＴ
は低レベルとなり、そｈ）こ従いＡＮＤ回路１５により
第２の昇圧信号ＣＰＥＮ２はインアクティブになる。こ
れにより、以降は大きな昇圧能力を持つ、すなわち大き
な電流を消費する昇圧器１６１１が停止し、昇圧電圧Ｖ
ＰＰのレベルを維持するのに必要充分な能力を持つ昇圧
器１６Ａのみが動作するので、昇圧器】６Ａ。
ウンタ１２Ｂはオーバーフロー信号ＯＦを出力しフリッ
プフロップ１４をセットする。すると切換え信号ＣＮＴ
は低レベルとなり、そｈ）こ従いＡＮＤ回路１５により
第２の昇圧信号ＣＰＥＮ２はインアクティブになる。こ
れにより、以降は大きな昇圧能力を持つ、すなわち大き
な電流を消費する昇圧器１６１１が停止し、昇圧電圧Ｖ
ＰＰのレベルを維持するのに必要充分な能力を持つ昇圧
器１６Ａのみが動作するので、昇圧器】６Ａ。
１６Ｂ全体で消費される電流は第２図に示すように小さ
くなる。
くなる。
この状態で書込みに必要な時間が経過すると、カウンタ
１２Ａがオーバーフローし終了信号ＥＮＤがアクティブ
となり、昇圧電圧ＶＰＰは接地電位となり、書込み動作
は終了する。
１２Ａがオーバーフローし終了信号ＥＮＤがアクティブ
となり、昇圧電圧ＶＰＰは接地電位となり、書込み動作
は終了する。
以上書込み動作を例に取り説明したが、消去動作でも高
電圧（ＶＰＰ）がメモリセルのゲートに印加され、メモ
リセルのソースが接地電位に切換えられる以外は書込み
動作と同様である。
電圧（ＶＰＰ）がメモリセルのゲートに印加され、メモ
リセルのソースが接地電位に切換えられる以外は書込み
動作と同様である。
以上説明したように本発明は、昇圧開始時から昇圧電圧
が静定するまでの所定の期間には２つの昇圧器を並列に
動作させ、昇圧電圧が静定した後は昇圧能力の小さい昇
圧器のみを動作させて昇圧電圧のレベルを維持する構成
とすることにより、昇圧電圧静定後は昇圧能力が大きい
昇圧器は動作を停止するのでこの昇圧器による電流の消
費をなくすことができ、従って昇圧器全体の消費電流を
低減することができる効果がある。
が静定するまでの所定の期間には２つの昇圧器を並列に
動作させ、昇圧電圧が静定した後は昇圧能力の小さい昇
圧器のみを動作させて昇圧電圧のレベルを維持する構成
とすることにより、昇圧電圧静定後は昇圧能力が大きい
昇圧器は動作を停止するのでこの昇圧器による電流の消
費をなくすことができ、従って昇圧器全体の消費電流を
低減することができる効果がある。
第１図及び第２図はそれぞれ本発明の一実旅例を示す回
路図及び実施例の動作、効果を説明するための各部信号
の波形図、第３図及び第４図はそれぞれ従来の電気的に
消去可能なプロクラマブルメモリー例を示すブロック図
及びこの例の動作を説明するための各部信号の波形図、
第５図及び第６図はそれぞれ第３図に示された従来例の
メモリセルの回路図及び昇圧器の回路図である。 １・・・・・ＥＥＰＲＯＭセルアレイ、２・ ・・アド
レスラッチ回路、３・・・・・行選択回路、４・・・・
・列選択回路、５・・・・・書込データラッチ回路、６
・・・・・書込回路、７・・・・・・読出回路、８・・
・・・出力回路、］ｌ・・・・・発振器、１２．１２Ａ
、１２Ｂ・・・・・カウンタ、１３ ・・・制御回路、
１４・・・・・フリップフロップ、１５・・・・・・Ａ
ＮＤ回路、１６．１６Ａ、１６Ｂ・・印昇圧器、Ｃ・・
・・・・キャパシタ、Ｇ・・・・・ＮＡＮＤゲート、工
■・・・・・・インバータ、ＭＣ・・・・・メモリセル
、Ｑ・・・・・・トランジスタ。 代理人 弁理士 内 原 晋 刀 １ 図 ＷＥ ＋＋
ｃｐＥＮ？ｊ □ −−一、′克
２ 又 ７ ３ 図 ＷＥ ＋＋見 ４
図
路図及び実施例の動作、効果を説明するための各部信号
の波形図、第３図及び第４図はそれぞれ従来の電気的に
消去可能なプロクラマブルメモリー例を示すブロック図
及びこの例の動作を説明するための各部信号の波形図、
第５図及び第６図はそれぞれ第３図に示された従来例の
メモリセルの回路図及び昇圧器の回路図である。 １・・・・・ＥＥＰＲＯＭセルアレイ、２・ ・・アド
レスラッチ回路、３・・・・・行選択回路、４・・・・
・列選択回路、５・・・・・書込データラッチ回路、６
・・・・・書込回路、７・・・・・・読出回路、８・・
・・・出力回路、］ｌ・・・・・発振器、１２．１２Ａ
、１２Ｂ・・・・・カウンタ、１３ ・・・制御回路、
１４・・・・・フリップフロップ、１５・・・・・・Ａ
ＮＤ回路、１６．１６Ａ、１６Ｂ・・印昇圧器、Ｃ・・
・・・・キャパシタ、Ｇ・・・・・ＮＡＮＤゲート、工
■・・・・・・インバータ、ＭＣ・・・・・メモリセル
、Ｑ・・・・・・トランジスタ。 代理人 弁理士 内 原 晋 刀 １ 図 ＷＥ ＋＋
ｃｐＥＮ？ｊ □ −−一、′克
２ 又 ７ ３ 図 ＷＥ ＋＋見 ４
図
Claims (1)
- 電気的に書込み、消去可能な複数のメモリセルを配列し
たメモリセリアレイと、所定の周波数のクロック信号を
発生する発振器と、リセット信号により初期化されて前
記クロック信号のカウントを開始し第１のカウント値に
なったとき終了信号を発生する第１のカウンタと、前記
リセット信号により初期化されて前記クロック信号のカ
ウントを開始し前記第１のカウント値より小さい第２の
カウント値になったときオーバーフロー信号を発生する
第２のカウンタと、書込み信号、消去信号の一方が入力
されると前記リセット信号を発生すると共に第１の昇圧
信号をアクティブにし、前記終了信号が入力されると前
記第１の昇圧信号をインアクティブにする制御回路と、
前記第１の昇圧信号がアクティブのとき前記クロック信
号を昇圧して第１の昇圧電圧を発生する第１の昇圧器と
、前記リセット信号が入力されるとアクティブになり前
記オーバーフロー信号が入力されるとインアクティブに
なる第２の昇圧信号を発生する論理回路と、前記第１の
昇圧器より昇圧能力が大きく前記第２の昇圧信号がアク
ティブのとき前記クロック信号を昇圧して第２の昇圧電
圧を発生しこの第２の昇圧電圧を前記第１の昇圧電圧と
共に前記メモリセルアレイに書込み、消去用の高電圧と
して供給する第２の昇圧器とを有することを特徴とする
電気的に消去可能なプログラマブルメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31204690A JP3087304B2 (ja) | 1990-11-16 | 1990-11-16 | 電気的に消去可能なプログラマブルメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31204690A JP3087304B2 (ja) | 1990-11-16 | 1990-11-16 | 電気的に消去可能なプログラマブルメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04182995A true JPH04182995A (ja) | 1992-06-30 |
| JP3087304B2 JP3087304B2 (ja) | 2000-09-11 |
Family
ID=18024568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31204690A Expired - Fee Related JP3087304B2 (ja) | 1990-11-16 | 1990-11-16 | 電気的に消去可能なプログラマブルメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3087304B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07244990A (ja) * | 1994-02-28 | 1995-09-19 | Nec Corp | 半導体記憶装置用電源回路 |
| US5999475A (en) * | 1997-08-27 | 1999-12-07 | Mitsubishi Denki Kabushiki Kaisha | Internal potential generation circuit that can output a plurality of potentials, suppressing increase in circuit area |
-
1990
- 1990-11-16 JP JP31204690A patent/JP3087304B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07244990A (ja) * | 1994-02-28 | 1995-09-19 | Nec Corp | 半導体記憶装置用電源回路 |
| US5999475A (en) * | 1997-08-27 | 1999-12-07 | Mitsubishi Denki Kabushiki Kaisha | Internal potential generation circuit that can output a plurality of potentials, suppressing increase in circuit area |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3087304B2 (ja) | 2000-09-11 |
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