JP2000057791A - 昇圧比を変更するメモリデバイス - Google Patents
昇圧比を変更するメモリデバイスInfo
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Abstract
(57)【要約】 （修正有）
【課題】より広い電源電圧、或いはより低い電源電圧に
対しても、ワード線駆動用の昇圧電圧を適正な範囲に維
持して、読み出し動作を保証する。 【解決手段】フローティングゲート型のメモリセルアレ
イトランジスタを有するメモリデバイスにおいて、電源
電圧のレベルに応じて読み出し時のワード線駆動用の昇
圧電圧値が一定になるように、昇圧電圧発生回路の昇圧
比を可変設定する。即ち、電源電圧が低下すると昇圧比
を高くし、電源電圧が低下すると昇圧比を低くする。そ
れにより、読み出し時のワード線駆動用の昇圧電圧を、
所定の範囲内に維持することができ、正常な読み出し動
作を保証することができる。本発明は、より具体的に
は、上記の昇圧電圧が印加される読み出し用の基準トラ
ンジスタの電流が、許容されているメモリセルトランジ
スタからのビット線上のリーク電流よりも高く維持され
る様に、昇圧電圧回路の昇圧比が制御される。
対しても、ワード線駆動用の昇圧電圧を適正な範囲に維
持して、読み出し動作を保証する。 【解決手段】フローティングゲート型のメモリセルアレ
イトランジスタを有するメモリデバイスにおいて、電源
電圧のレベルに応じて読み出し時のワード線駆動用の昇
圧電圧値が一定になるように、昇圧電圧発生回路の昇圧
比を可変設定する。即ち、電源電圧が低下すると昇圧比
を高くし、電源電圧が低下すると昇圧比を低くする。そ
れにより、読み出し時のワード線駆動用の昇圧電圧を、
所定の範囲内に維持することができ、正常な読み出し動
作を保証することができる。本発明は、より具体的に
は、上記の昇圧電圧が印加される読み出し用の基準トラ
ンジスタの電流が、許容されているメモリセルトランジ
スタからのビット線上のリーク電流よりも高く維持され
る様に、昇圧電圧回路の昇圧比が制御される。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
等の不揮発性メモリを有するメモリデバイスに関し、特
に電源電圧を所定比昇圧した昇圧電圧にワード線を駆動
する時に、昇圧電圧を最適レベルにすることができるメ
モリデバイスに関する。
等の不揮発性メモリを有するメモリデバイスに関し、特
に電源電圧を所定比昇圧した昇圧電圧にワード線を駆動
する時に、昇圧電圧を最適レベルにすることができるメ
モリデバイスに関する。
【０００２】
【従来の技術】不揮発性メモリの一種であるフラッシュ
メモリやＥＥＰＲＯＭ等のメモリデバイスは、フローテ
ィングゲートを有するＭＯＳトランジスタをメモリセル
に利用する。フローティングゲート内に電子を注入する
書き込み（プログラム）によりデータ０の記憶状態と
し、フローティングゲートから電子を引き抜く消去によ
りデータ１の記憶状態とする。そして、ワード線に接続
されたコントロールゲートを所定の高い電圧に駆動し
て、記憶状態に応じて異なるメモリセルトランジスタの
閾値の違いを、電流の有無により読み出す。
メモリやＥＥＰＲＯＭ等のメモリデバイスは、フローテ
ィングゲートを有するＭＯＳトランジスタをメモリセル
に利用する。フローティングゲート内に電子を注入する
書き込み（プログラム）によりデータ０の記憶状態と
し、フローティングゲートから電子を引き抜く消去によ
りデータ１の記憶状態とする。そして、ワード線に接続
されたコントロールゲートを所定の高い電圧に駆動し
て、記憶状態に応じて異なるメモリセルトランジスタの
閾値の違いを、電流の有無により読み出す。
【０００３】近年における低電圧化の要求により、電源
電圧が例えば２．７〜３．６Ｖと低くなる傾向にある。
一方で、メモリセルを構成するフローティングゲート型
のＭＯＳトランジスタに対しては、読み出し時にその閾
値の違いを検出するために、ワード線を電源電圧よりも
高い例えば５．５Ｖに駆動する必要がある。従って、内
部に、電源電圧Ｖccを昇圧して読み出し時のワード線駆
動レベルの昇圧電圧ＶＰＷを生成する昇圧電圧生成回路
が設けられる。この昇圧電圧生成回路により、電源電圧
Ｖccに対して所定比の昇圧動作が行われる。
電圧が例えば２．７〜３．６Ｖと低くなる傾向にある。
一方で、メモリセルを構成するフローティングゲート型
のＭＯＳトランジスタに対しては、読み出し時にその閾
値の違いを検出するために、ワード線を電源電圧よりも
高い例えば５．５Ｖに駆動する必要がある。従って、内
部に、電源電圧Ｖccを昇圧して読み出し時のワード線駆
動レベルの昇圧電圧ＶＰＷを生成する昇圧電圧生成回路
が設けられる。この昇圧電圧生成回路により、電源電圧
Ｖccに対して所定比の昇圧動作が行われる。
【０００４】
【発明が解決しようとする課題】しかしながら、読み出
し時におけるワード線の電圧は、以下の理由から上限と
下限を有する。ワード線には、複数のメモリセルトラン
ジスタのコントロールゲートが接続されている。従っ
て、読み出しのために選択されたメモリセルに対してワ
ード線を昇圧電圧まで駆動し、その昇圧電圧が高すぎる
と、選択のメモリセルトランジスタのコントロールゲー
トとドレインとの間に過大な電圧が印加され、フローテ
ィングゲートへの電子の注入を招き、軽度の書き込み動
作が行われることになる。従って、昇圧電圧の上限は、
かかる選択メモリセルトランジスタへの書き込み動作を
ある程度以下にすることで設定される。
し時におけるワード線の電圧は、以下の理由から上限と
下限を有する。ワード線には、複数のメモリセルトラン
ジスタのコントロールゲートが接続されている。従っ
て、読み出しのために選択されたメモリセルに対してワ
ード線を昇圧電圧まで駆動し、その昇圧電圧が高すぎる
と、選択のメモリセルトランジスタのコントロールゲー
トとドレインとの間に過大な電圧が印加され、フローテ
ィングゲートへの電子の注入を招き、軽度の書き込み動
作が行われることになる。従って、昇圧電圧の上限は、
かかる選択メモリセルトランジスタへの書き込み動作を
ある程度以下にすることで設定される。
【０００５】一方、昇圧電圧の下限は、プログラムされ
たメモリセルトランジスタを確実に読み出すことができ
る程度に設定される。フローティングゲート型のトラン
ジスタの消去動作は、フローティングゲートから電子を
引き抜くことで、その閾値電圧を低下させる。但し、消
去単位である所定のブロック内でのバラツキから、一部
のメモリセルトランジスタは、過度に電子が引き抜か
れ、その閾値電圧が負になる。かかるトランジスタに
は、ワード線をグランドに維持しても多少のリーク電流
が流れる。従って、この様な過消去されたメモリセルト
ランジスタと同じビット線上にあるプログラム状態（デ
ータ０）のメモリセルトランジスタが選択された場合、
そのビット線には本来なら電流が流れないはずである
が、上記の過消去されたトランジスタからのリーク電流
が発生する。
たメモリセルトランジスタを確実に読み出すことができ
る程度に設定される。フローティングゲート型のトラン
ジスタの消去動作は、フローティングゲートから電子を
引き抜くことで、その閾値電圧を低下させる。但し、消
去単位である所定のブロック内でのバラツキから、一部
のメモリセルトランジスタは、過度に電子が引き抜か
れ、その閾値電圧が負になる。かかるトランジスタに
は、ワード線をグランドに維持しても多少のリーク電流
が流れる。従って、この様な過消去されたメモリセルト
ランジスタと同じビット線上にあるプログラム状態（デ
ータ０）のメモリセルトランジスタが選択された場合、
そのビット線には本来なら電流が流れないはずである
が、上記の過消去されたトランジスタからのリーク電流
が発生する。
【０００６】一方、読み出し動作において、読み出し用
の基準メモリセルトランジスタを設け、この基準メモリ
セルトランジスタに昇圧電圧を印加して流れる電流を読
み出し用の基準電流として利用する。従って、この基準
電流は、プログラム状態のセルトランジスタを選択した
場合のビット線の電流（許容リーク電流）よりも大き
く、消去状態のセルトランジスタを選択した場合のビッ
ト線の電流よりも小さくなるように設定される。
の基準メモリセルトランジスタを設け、この基準メモリ
セルトランジスタに昇圧電圧を印加して流れる電流を読
み出し用の基準電流として利用する。従って、この基準
電流は、プログラム状態のセルトランジスタを選択した
場合のビット線の電流（許容リーク電流）よりも大き
く、消去状態のセルトランジスタを選択した場合のビッ
ト線の電流よりも小さくなるように設定される。
【０００７】従って、昇圧電圧が低下して基準メモリセ
ルトランジスタの基準電流が、許容されているリーク電
流値よりも少なくなると、プログラム状態のメモリセル
トランジスタを正常に読み出すことができなくなる。こ
れが、昇圧電圧の下限になる。
ルトランジスタの基準電流が、許容されているリーク電
流値よりも少なくなると、プログラム状態のメモリセル
トランジスタを正常に読み出すことができなくなる。こ
れが、昇圧電圧の下限になる。
【０００８】近年の電源電圧の低下の要求と共に、より
広い範囲の電源電圧に対応することが求められており、
かかる電源電圧に対して、内部で生成され昇圧電圧のレ
ベルは、上記した上限値と下限値の間に生成される必要
がある。
広い範囲の電源電圧に対応することが求められており、
かかる電源電圧に対して、内部で生成され昇圧電圧のレ
ベルは、上記した上限値と下限値の間に生成される必要
がある。
【０００９】そこで、本発明の目的は、より広い電源電
圧に対しても正常な読み出し動作を保証する昇圧電圧を
生成する不揮発性のメモリデバイスを提供することにあ
る。
圧に対しても正常な読み出し動作を保証する昇圧電圧を
生成する不揮発性のメモリデバイスを提供することにあ
る。
【００１０】更に、本発明の目的は、より低い電源電圧
に対しても正常な読み出し動作を保証するワード線駆動
用の昇圧電圧を生成する不揮発性のメモリデバイスを提
供することにある。
に対しても正常な読み出し動作を保証するワード線駆動
用の昇圧電圧を生成する不揮発性のメモリデバイスを提
供することにある。
【００１１】
【課題を解決するための手段】上記の目的を達成する為
に、本発明は、フローティングゲート型のメモリセルア
レイトランジスタを有するメモリデバイスにおいて、電
源電圧のレベルに応じて読み出し時のワード線駆動用の
昇圧電圧値が一定になるように、昇圧電圧発生回路の昇
圧比を可変設定する。即ち、電源電圧が低下すると昇圧
比を高くし、電源電圧が上昇すると昇圧比を低くする。
それにより、読み出し時のワード線駆動用の昇圧電圧
を、所定の範囲内に維持することができ、正常な読み出
し動作を保証することができる。
に、本発明は、フローティングゲート型のメモリセルア
レイトランジスタを有するメモリデバイスにおいて、電
源電圧のレベルに応じて読み出し時のワード線駆動用の
昇圧電圧値が一定になるように、昇圧電圧発生回路の昇
圧比を可変設定する。即ち、電源電圧が低下すると昇圧
比を高くし、電源電圧が上昇すると昇圧比を低くする。
それにより、読み出し時のワード線駆動用の昇圧電圧
を、所定の範囲内に維持することができ、正常な読み出
し動作を保証することができる。
【００１２】本発明は、より具体的には、上記の昇圧電
圧が印加される読み出し用の基準トランジスタの電流
が、許容されているメモリセルトランジスタからのビッ
ト線上のリーク電流よりも高く維持される様に、昇圧電
圧回路の昇圧比が制御される。その結果、基準トランジ
スタの電流とビット線の電流との関係から読み出し動作
を行う場合、正常な読み出し動作が保証される。また、
ワード線に印加される昇圧電圧が、選択されたメモリセ
ルトランジスタへの所定の書き込み動作を行わない程度
に低く維持されるように、昇圧電圧回路の昇圧比が制御
される。
圧が印加される読み出し用の基準トランジスタの電流
が、許容されているメモリセルトランジスタからのビッ
ト線上のリーク電流よりも高く維持される様に、昇圧電
圧回路の昇圧比が制御される。その結果、基準トランジ
スタの電流とビット線の電流との関係から読み出し動作
を行う場合、正常な読み出し動作が保証される。また、
ワード線に印加される昇圧電圧が、選択されたメモリセ
ルトランジスタへの所定の書き込み動作を行わない程度
に低く維持されるように、昇圧電圧回路の昇圧比が制御
される。
【００１３】上記の目的を達成する為に、本発明は、不
揮発性メモリを有するメモリデバイスにおいて、複数の
ワード線および複数のビット線と、それらの交差位置に
配置される不揮発性メモリとを有するメモリセルアレイ
と、読み出し時に前記ワード線を昇圧電圧レベルまで駆
動するロウデコーダ回路と、電源電圧を所定比昇圧して
前記昇圧電圧を生成する昇圧回路とを有し、前記昇圧回
路は、前記電源電圧のレベルに応じて前記所定比を変更
することを特徴とする。
揮発性メモリを有するメモリデバイスにおいて、複数の
ワード線および複数のビット線と、それらの交差位置に
配置される不揮発性メモリとを有するメモリセルアレイ
と、読み出し時に前記ワード線を昇圧電圧レベルまで駆
動するロウデコーダ回路と、電源電圧を所定比昇圧して
前記昇圧電圧を生成する昇圧回路とを有し、前記昇圧回
路は、前記電源電圧のレベルに応じて前記所定比を変更
することを特徴とする。
【００１４】上記の目的を達成する為に、本発明は、不
揮発性メモリを有するメモリデバイスにおいて、複数の
ワード線および複数のビット線と、それらの交差位置に
配置される不揮発性メモリセルトランジスタとを有する
メモリセルアレイと、読み出し時に前記ワード線を昇圧
電圧レベルまで駆動するロウデコーダ回路と、前記不揮
発性メモリセルトランジスタを有し、そのゲートが前記
昇圧電圧に駆動される基準メモリセルトランジスタと、
読み出し時に、前記メモリセルアレイ内のメモリセルト
ランジスタと前記基準メモリセルトランジスタの電流に
応じて前記メモリセルトランジスタのデータを検出する
センスアンプと、電源電圧を所定比昇圧して前記昇圧電
圧を生成する昇圧回路とを有し、前記昇圧回路は、前記
電源電圧のレベルに応じて前記所定比を変更することを
特徴とする。
揮発性メモリを有するメモリデバイスにおいて、複数の
ワード線および複数のビット線と、それらの交差位置に
配置される不揮発性メモリセルトランジスタとを有する
メモリセルアレイと、読み出し時に前記ワード線を昇圧
電圧レベルまで駆動するロウデコーダ回路と、前記不揮
発性メモリセルトランジスタを有し、そのゲートが前記
昇圧電圧に駆動される基準メモリセルトランジスタと、
読み出し時に、前記メモリセルアレイ内のメモリセルト
ランジスタと前記基準メモリセルトランジスタの電流に
応じて前記メモリセルトランジスタのデータを検出する
センスアンプと、電源電圧を所定比昇圧して前記昇圧電
圧を生成する昇圧回路とを有し、前記昇圧回路は、前記
電源電圧のレベルに応じて前記所定比を変更することを
特徴とする。
【００１５】更に、本発明は、上記の発明において、前
記昇圧比は、前記メモリセルトランジスタのリーク電流
よりも前記基準メモリセルトランジスタの導通電流が大
きくなる程度に前記昇圧電圧レベルが制御されるように
変更されることを特徴とする。
記昇圧比は、前記メモリセルトランジスタのリーク電流
よりも前記基準メモリセルトランジスタの導通電流が大
きくなる程度に前記昇圧電圧レベルが制御されるように
変更されることを特徴とする。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。しかしながら、本発明の技
術的範囲がその実施の形態に限定されるものではない。
本発明は、フローティングゲートを有するメモリセルト
ランジスタを有する不揮発性のメモリデバイスに広く適
用できるが、以下の実施の形態例は、不揮発性メモリの
一つであるフラッシュメモリを例にして説明する。
て図面を参照して説明する。しかしながら、本発明の技
術的範囲がその実施の形態に限定されるものではない。
本発明は、フローティングゲートを有するメモリセルト
ランジスタを有する不揮発性のメモリデバイスに広く適
用できるが、以下の実施の形態例は、不揮発性メモリの
一つであるフラッシュメモリを例にして説明する。
【００１７】図１は、フラッシュメモリの全体構成図で
ある。メモリセルアレイＭＣＡ内には、複数のワード線
ＷＬ及び複数のビット線ＢＬが配置され、その交差位置
にフローティングゲート型のＮチャネルのＭＯＳトラン
ジスタからなるメモリセルＭＣ00〜ＭＣ11が設けられ
る。各メモリセルトランジスタのソース端子は、ソース
線ＳＬに接続され、ソース線制御回路３０により制御さ
れる。ワード線ＷＬは、ロウデコーダ１０により選択さ
れ、所定の電圧に駆動される。また、ビット線ＢＬは、
コラムデコーダ２０により選択されたコラム選択トラン
ジスタ２１，２２を介して、ノードｎ２３に接続され
る。ノードｎ２３は、ＰチャネルＭＯＳトランジスタ２
３を介して電源Ｖccに接続される。このＰチャネルトラ
ンジスタ２３は、そのゲートがグランドに接続され、負
荷トランジスタとして機能する。
ある。メモリセルアレイＭＣＡ内には、複数のワード線
ＷＬ及び複数のビット線ＢＬが配置され、その交差位置
にフローティングゲート型のＮチャネルのＭＯＳトラン
ジスタからなるメモリセルＭＣ00〜ＭＣ11が設けられ
る。各メモリセルトランジスタのソース端子は、ソース
線ＳＬに接続され、ソース線制御回路３０により制御さ
れる。ワード線ＷＬは、ロウデコーダ１０により選択さ
れ、所定の電圧に駆動される。また、ビット線ＢＬは、
コラムデコーダ２０により選択されたコラム選択トラン
ジスタ２１，２２を介して、ノードｎ２３に接続され
る。ノードｎ２３は、ＰチャネルＭＯＳトランジスタ２
３を介して電源Ｖccに接続される。このＰチャネルトラ
ンジスタ２３は、そのゲートがグランドに接続され、負
荷トランジスタとして機能する。
【００１８】また、読み出し用の基準トランジスタ２５
が、読み出し時に導通する選択トランジスタ２９を介し
てノードｎ２４に接続される。このノードｎ２４も、負
荷トランジスタであるＰチャネルトランジスタ２４を介
して電源Ｖccに接続される。ノードｎ２３とノードｎ２
４がセンスアンプ２８に入力され、両者の電位の差に従
って、センスアンプ８がメモリセルトランジスタ内の記
憶データを検出する。
が、読み出し時に導通する選択トランジスタ２９を介し
てノードｎ２４に接続される。このノードｎ２４も、負
荷トランジスタであるＰチャネルトランジスタ２４を介
して電源Ｖccに接続される。ノードｎ２３とノードｎ２
４がセンスアンプ２８に入力され、両者の電位の差に従
って、センスアンプ８がメモリセルトランジスタ内の記
憶データを検出する。
【００１９】フローティングゲート型のメモリセルトラ
ンジスタに対し、そのコントロールゲート、ドレイン、
ソースに、それぞれ対応する電圧が印加され、書き込み
（プログラム）、消去、そして読み出しが行われる。即
ち、メモリセルトランジスタへの書き込み（プログラ
ム）動作は、ワード線ＷＬを介してコントロールゲート
に書き込み用の高い電圧Ｖppを印加し、ビット線ＢＬを
介してドレインに書き込み用の比較的高い電圧Ｖprogを
印加し、ソース線ＳＬを介してソースをグランド電位に
する。その結果、電子がフローティングゲート内に注入
され、トランジスタの閾値電圧が上昇する。これでデー
タ０が記憶される。
ンジスタに対し、そのコントロールゲート、ドレイン、
ソースに、それぞれ対応する電圧が印加され、書き込み
（プログラム）、消去、そして読み出しが行われる。即
ち、メモリセルトランジスタへの書き込み（プログラ
ム）動作は、ワード線ＷＬを介してコントロールゲート
に書き込み用の高い電圧Ｖppを印加し、ビット線ＢＬを
介してドレインに書き込み用の比較的高い電圧Ｖprogを
印加し、ソース線ＳＬを介してソースをグランド電位に
する。その結果、電子がフローティングゲート内に注入
され、トランジスタの閾値電圧が上昇する。これでデー
タ０が記憶される。
【００２０】メモリセルトランジスタの消去動作は、ワ
ード線ＷＬを介してコントロールゲートに負の電圧Ｖng
を印加し、ドレインをフローティング状態にし、ソース
線ＳＬを介して比較的高い消去電圧Ｖerを印加し、フロ
ーティングゲート内の電子をソース側に引き抜く。その
結果、メモリセルトランジスタの閾値電圧が低下し、デ
ータ１が記憶された状態となる。
ード線ＷＬを介してコントロールゲートに負の電圧Ｖng
を印加し、ドレインをフローティング状態にし、ソース
線ＳＬを介して比較的高い消去電圧Ｖerを印加し、フロ
ーティングゲート内の電子をソース側に引き抜く。その
結果、メモリセルトランジスタの閾値電圧が低下し、デ
ータ１が記憶された状態となる。
【００２１】そして、読み出し動作は、ワード線ＷＬに
読み出し用の昇圧電圧ＶＰＷを印加し、メモリセルトラ
ンジスタの閾値電圧の違いに伴い、非導通（閾値電圧高
い）あるいは導通（閾値電圧低い）することにより、ビ
ット線に電流を発生させる。この電流の違いにより、ノ
ードｎ２３の電位が異なり、センスアンプ２８により検
出される。
読み出し用の昇圧電圧ＶＰＷを印加し、メモリセルトラ
ンジスタの閾値電圧の違いに伴い、非導通（閾値電圧高
い）あるいは導通（閾値電圧低い）することにより、ビ
ット線に電流を発生させる。この電流の違いにより、ノ
ードｎ２３の電位が異なり、センスアンプ２８により検
出される。
【００２２】それぞれの動作で利用される電圧ＶＰＷ、
ＶPP、Ｖng、Ｖer、Ｖprogは、それぞれの電圧発生回路
３２〜４２により生成される。昇圧電圧ＶＰＷは、ＶＰ
Ｗ発生回路である昇圧回路３２により電源電圧Ｖccを所
定比分だけ昇圧して生成される。
ＶPP、Ｖng、Ｖer、Ｖprogは、それぞれの電圧発生回路
３２〜４２により生成される。昇圧電圧ＶＰＷは、ＶＰ
Ｗ発生回路である昇圧回路３２により電源電圧Ｖccを所
定比分だけ昇圧して生成される。
【００２３】図２は、メモリセルトランジスタの電流・
電圧特性の関係を示す図である。縦軸が電流であり、横
軸がコントロールゲートの電圧ＶG である。従って、電
流が流れ始めるコントロールゲートの電圧ＶG が、閾値
電圧Ｖthp 、Ｖthe である。即ち、破線で示される通
り、プログラム状態（データ０）では、トランジスタの
閾値電圧Ｖthp は高くなり、消去状態（データ１）で
は、トランジスタの閾値電圧Ｖthe は低くなる。
電圧特性の関係を示す図である。縦軸が電流であり、横
軸がコントロールゲートの電圧ＶG である。従って、電
流が流れ始めるコントロールゲートの電圧ＶG が、閾値
電圧Ｖthp 、Ｖthe である。即ち、破線で示される通
り、プログラム状態（データ０）では、トランジスタの
閾値電圧Ｖthp は高くなり、消去状態（データ１）で
は、トランジスタの閾値電圧Ｖthe は低くなる。
【００２４】書き込み（プログラム）を行う場合、十分
に電子がフローティングゲート内に注入されたか否かの
プログラムベリファイが行われる。即ち、プログラムベ
リファイでは、上記の書き込み用の電圧をメモリセルト
ランジスタに印加した後、その特性曲線がプログラムベ
リファイレベルＩPGMVより右側に位置したか否かをチェ
ックする。
に電子がフローティングゲート内に注入されたか否かの
プログラムベリファイが行われる。即ち、プログラムベ
リファイでは、上記の書き込み用の電圧をメモリセルト
ランジスタに印加した後、その特性曲線がプログラムベ
リファイレベルＩPGMVより右側に位置したか否かをチェ
ックする。
【００２５】また、消去を行う場合、十分に電子がフロ
ーティングゲートから引き抜かれたか否かのイレーズベ
リファイが行われる。即ち、イレーズベリファイでは、
上記の消去用の電圧をメモリセルトランジスタに印加し
た後、その特性曲線がイレーズベリファイレベルＩERV
より左側に位置したか否かをチェックする。更に、消去
動作では、フローティングゲートから電子が過度に引き
抜かれて、その閾値電圧が負になりすぎるのを防止する
ために、リークベリファイも行われる。即ち、コントロ
ールゲートをグランドにしたときの導通電流が、ある許
容できる範囲のリーク電流ＩLEAKより低くなるように制
御される。具体的には、過度に消去されたメモリセルト
ランジスタに対して、再度、軽度の書き込みが行われ
る。
ーティングゲートから引き抜かれたか否かのイレーズベ
リファイが行われる。即ち、イレーズベリファイでは、
上記の消去用の電圧をメモリセルトランジスタに印加し
た後、その特性曲線がイレーズベリファイレベルＩERV
より左側に位置したか否かをチェックする。更に、消去
動作では、フローティングゲートから電子が過度に引き
抜かれて、その閾値電圧が負になりすぎるのを防止する
ために、リークベリファイも行われる。即ち、コントロ
ールゲートをグランドにしたときの導通電流が、ある許
容できる範囲のリーク電流ＩLEAKより低くなるように制
御される。具体的には、過度に消去されたメモリセルト
ランジスタに対して、再度、軽度の書き込みが行われ
る。
【００２６】そして、読み出し動作では、図２に記入さ
れた昇圧電圧ＶＰＷにワード線ＷＬを駆動し、消去状態
では大電流がビット線を流れ、プログラム状態ではほと
んど流れないのを、ノードｎ２３の電位の変化で検出す
る。
れた昇圧電圧ＶＰＷにワード線ＷＬを駆動し、消去状態
では大電流がビット線を流れ、プログラム状態ではほと
んど流れないのを、ノードｎ２３の電位の変化で検出す
る。
【００２７】図１に示した通り、メモリデバイスには読
み出し用の基準トランジスタ２５が設けられる。この基
準トランジスタ２５は、メモリセルトランジスタと同様
にフローティングゲート型のＭＯＳトランジスタであ
り、その特性曲線ＩRDは図２中に示される通りである。
即ち、メモリデバイス、プログラム状態の特性曲線Ｉpr
ogと消去状態の特性曲線Ｉerasとの間に位置する。そし
て、選択されたメモリセルトランジスタと基準トランジ
スタのコントロールゲートには、それぞれ同じ昇圧電圧
ＶＰＷが印加される。その結果、基準トランジスタ２５
の導通電流によるノードｎ２４のレベルと、メモリセル
トランジスタの導通電流によるノードｎ２３のレベルと
が、センスアンプ２８で正確に検出される。
み出し用の基準トランジスタ２５が設けられる。この基
準トランジスタ２５は、メモリセルトランジスタと同様
にフローティングゲート型のＭＯＳトランジスタであ
り、その特性曲線ＩRDは図２中に示される通りである。
即ち、メモリデバイス、プログラム状態の特性曲線Ｉpr
ogと消去状態の特性曲線Ｉerasとの間に位置する。そし
て、選択されたメモリセルトランジスタと基準トランジ
スタのコントロールゲートには、それぞれ同じ昇圧電圧
ＶＰＷが印加される。その結果、基準トランジスタ２５
の導通電流によるノードｎ２４のレベルと、メモリセル
トランジスタの導通電流によるノードｎ２３のレベルと
が、センスアンプ２８で正確に検出される。
【００２８】かかる読み出し動作を考慮すると、上記し
たリークベリファイの意味が理解される。即ち、同じビ
ット線に過度に消去されたメモリセルトランジスタが接
続されていると、非選択の過消去のメモリセルトランジ
スタのリーク電流が大きく、選択されたメモリセルトラ
ンジスタのプログラム状態（導通電流ゼロ）を検出する
ことができなくなる。従って、消去状態のメモリセルト
ランジスタによるビット線上のリーク電流は、読み出し
用の基準トランジスタ２５の電流Ｉref よりも少ないこ
とが必要である。即ち、ＩLEAK＜Ｉref である。
たリークベリファイの意味が理解される。即ち、同じビ
ット線に過度に消去されたメモリセルトランジスタが接
続されていると、非選択の過消去のメモリセルトランジ
スタのリーク電流が大きく、選択されたメモリセルトラ
ンジスタのプログラム状態（導通電流ゼロ）を検出する
ことができなくなる。従って、消去状態のメモリセルト
ランジスタによるビット線上のリーク電流は、読み出し
用の基準トランジスタ２５の電流Ｉref よりも少ないこ
とが必要である。即ち、ＩLEAK＜Ｉref である。
【００２９】一方、図２の電流電圧特性の関係図に示さ
れる通り、読み出し時にメモリセルトランジスタと基準
トランジスタ２５のコントロールゲートに印加される昇
圧電圧ＶＰＷは、これが低下すると、基準トランジスタ
から流れる電流Ｉref も低下する。従って、この昇圧電
圧ＶＰＷは、基準トランジスタの電流Ｉref が最大リー
ク電流ＩLEAKより低くならない程度に高いことが必要で
ある。これが、昇圧電圧ＶＰＷの下限値を決定する。
れる通り、読み出し時にメモリセルトランジスタと基準
トランジスタ２５のコントロールゲートに印加される昇
圧電圧ＶＰＷは、これが低下すると、基準トランジスタ
から流れる電流Ｉref も低下する。従って、この昇圧電
圧ＶＰＷは、基準トランジスタの電流Ｉref が最大リー
ク電流ＩLEAKより低くならない程度に高いことが必要で
ある。これが、昇圧電圧ＶＰＷの下限値を決定する。
【００３０】図３は、昇圧電圧ＶＰＷを発生する昇圧回
路の第１の例の回路図である。この昇圧回路は、所定の
閾値電圧に設定された電源電圧判定用のトランジスタ５
０を有する。このトランジスタ５０は、メモリセルトラ
ンジスタと同様にフローティングゲート型のＭＯＳトラ
ンジスタである。トランジスタ５０は、Ｎチャネルトラ
ンジスタ５１、Ｐチャネルトランジスタ５２に接続さ
れ、ノードｎ５２が、トランジスタ５３を介してインバ
ータ５４，５５からなるラッチ回路に接続される。ラッ
チ回路の出力ＶCCDET は、サブのブースタ部６１の活性
化信号として供給される。トランジスタ５０，５１，５
３のゲートには、アドレスの変化を検出して電源電圧Ｖ
ccレベルになるアドレス変化検出信号ＡＴＤが供給され
る。従って、トランジスタ５０は、アドレス変化検出信
号ＡＴＤの電源電圧Ｖccレベルに応じた導通電流を発生
する。
路の第１の例の回路図である。この昇圧回路は、所定の
閾値電圧に設定された電源電圧判定用のトランジスタ５
０を有する。このトランジスタ５０は、メモリセルトラ
ンジスタと同様にフローティングゲート型のＭＯＳトラ
ンジスタである。トランジスタ５０は、Ｎチャネルトラ
ンジスタ５１、Ｐチャネルトランジスタ５２に接続さ
れ、ノードｎ５２が、トランジスタ５３を介してインバ
ータ５４，５５からなるラッチ回路に接続される。ラッ
チ回路の出力ＶCCDET は、サブのブースタ部６１の活性
化信号として供給される。トランジスタ５０，５１，５
３のゲートには、アドレスの変化を検出して電源電圧Ｖ
ccレベルになるアドレス変化検出信号ＡＴＤが供給され
る。従って、トランジスタ５０は、アドレス変化検出信
号ＡＴＤの電源電圧Ｖccレベルに応じた導通電流を発生
する。
【００３１】メインのブースタ部６０は、常に活性化信
号がＬレベルで、活性状態にある。従って、駆動パルス
ＫＩＣＫに応答して、メインブースタ部６０がブースト
信号ＢＯＯＳＴ０を出力し、メインのキャパシタＣ0 を
介して、昇圧電圧端子ＶＰＷを昇圧する。一方、電源電
圧Ｖccが低下した時に、検出用のトランジスタ５０の導
通電流の低下が、ノードｎ５２の電位の上昇により検出
され、ラッチ回路出力ＶCCDET がＬレベルになる。その
結果、サブのブースタ部６１も活性化され、駆動パルス
ＫＩＣＫに応答して、サブブースタ部６１がブースト信
号ＢＯＯＳＴ１を出力し、サブのキャパシタＣ1 を介し
て、昇圧電圧端子ＶＰＷを更に昇圧する。サブのキャパ
シタＣ1 は、メインのキャパシタＣ0 に比較して小さい
容量であり、サブブースタ部６１の活性化により、昇圧
電圧ＶＰＷは、そのキャパシタＣ 1 の容量に応じた分だ
け高い昇圧比の電圧となる。
号がＬレベルで、活性状態にある。従って、駆動パルス
ＫＩＣＫに応答して、メインブースタ部６０がブースト
信号ＢＯＯＳＴ０を出力し、メインのキャパシタＣ0 を
介して、昇圧電圧端子ＶＰＷを昇圧する。一方、電源電
圧Ｖccが低下した時に、検出用のトランジスタ５０の導
通電流の低下が、ノードｎ５２の電位の上昇により検出
され、ラッチ回路出力ＶCCDET がＬレベルになる。その
結果、サブのブースタ部６１も活性化され、駆動パルス
ＫＩＣＫに応答して、サブブースタ部６１がブースト信
号ＢＯＯＳＴ１を出力し、サブのキャパシタＣ1 を介し
て、昇圧電圧端子ＶＰＷを更に昇圧する。サブのキャパ
シタＣ1 は、メインのキャパシタＣ0 に比較して小さい
容量であり、サブブースタ部６１の活性化により、昇圧
電圧ＶＰＷは、そのキャパシタＣ 1 の容量に応じた分だ
け高い昇圧比の電圧となる。
【００３２】図４は、図３の昇圧電圧発生回路の動作を
示すタイミングチャート図である。図４（ａ）は、電源
電圧Ｖccが高い時の動作を示し、図４（ｂ）は、電源電
圧Ｖ ccが低い時の動作を示す。アドレス変化検出信号Ａ
ＴＤがＬレベルの時は、トランジスタ５０が非導通であ
り、ノードｎ５２がＨレベルで、出力ＶCCDET はＬレベ
ルである。
示すタイミングチャート図である。図４（ａ）は、電源
電圧Ｖccが高い時の動作を示し、図４（ｂ）は、電源電
圧Ｖ ccが低い時の動作を示す。アドレス変化検出信号Ａ
ＴＤがＬレベルの時は、トランジスタ５０が非導通であ
り、ノードｎ５２がＨレベルで、出力ＶCCDET はＬレベ
ルである。
【００３３】電源電圧Ｖccが十分に高い場合について説
明する。まず、アドレスの変化に応答して生成されるア
ドレス変化検出信号ＡＴＤが一時的にＨレベル（電源電
圧Ｖ cc）になる。それに応答して、トランジスタ５０，
５１のゲートが電源電圧Ｖccに駆動され、トランジスタ
５０は、電源電圧Ｖccに応じた導通状態となる。電源電
圧Ｖccが十分に高いので、トランジスタ５０は十分導通
して低インピーダンスとなり、ノードｎ５２は低いレベ
ルとなる。その結果、サブブースタ部６１の活性化信号
ＶCCDET は、非活性状態のＨレベルとなる。
明する。まず、アドレスの変化に応答して生成されるア
ドレス変化検出信号ＡＴＤが一時的にＨレベル（電源電
圧Ｖ cc）になる。それに応答して、トランジスタ５０，
５１のゲートが電源電圧Ｖccに駆動され、トランジスタ
５０は、電源電圧Ｖccに応じた導通状態となる。電源電
圧Ｖccが十分に高いので、トランジスタ５０は十分導通
して低インピーダンスとなり、ノードｎ５２は低いレベ
ルとなる。その結果、サブブースタ部６１の活性化信号
ＶCCDET は、非活性状態のＨレベルとなる。
【００３４】その結果、メインのブースタ部６０だけが
活性状態となり、メインのキャパシタＣ0 を介しての
み、昇圧電圧ＶＰＷは昇圧される。即ち、低い昇圧比と
なる。
活性状態となり、メインのキャパシタＣ0 を介しての
み、昇圧電圧ＶＰＷは昇圧される。即ち、低い昇圧比と
なる。
【００３５】電源電圧Ｖccが低い場合は、アドレス変化
検出信号ＡＴＤが電源電圧Ｖccになるのに応答して、ト
ランジスタ５０，５１のゲートが電源電圧Ｖccに駆動さ
れ、トランジスタ５０は、電源電圧Ｖccに応じた導通状
態となる。電源電圧Ｖccが十分に高くないので、トラン
ジスタ５０は十分導通せずその導通電流は小さく、ノー
ドｎ５２は高いレベルとなる。その結果、サブブースタ
部６１の活性化信号Ｖ CCDET は、活性状態のＬレベルと
なる。
検出信号ＡＴＤが電源電圧Ｖccになるのに応答して、ト
ランジスタ５０，５１のゲートが電源電圧Ｖccに駆動さ
れ、トランジスタ５０は、電源電圧Ｖccに応じた導通状
態となる。電源電圧Ｖccが十分に高くないので、トラン
ジスタ５０は十分導通せずその導通電流は小さく、ノー
ドｎ５２は高いレベルとなる。その結果、サブブースタ
部６１の活性化信号Ｖ CCDET は、活性状態のＬレベルと
なる。
【００３６】その結果、メインのブースタ部６０に加え
てサブブースタ６１も活性状態となり、メインのキャパ
シタＣ0 とサブのキャパシタＣ1 を介して、昇圧電圧Ｖ
ＰＷが昇圧される。即ち、高い昇圧比となる。
てサブブースタ６１も活性状態となり、メインのキャパ
シタＣ0 とサブのキャパシタＣ1 を介して、昇圧電圧Ｖ
ＰＷが昇圧される。即ち、高い昇圧比となる。
【００３７】図５は、ブースタ部６０，６１の回路図で
ある。活性化信号ＶCCDET と駆動パルスＫＩＣＫとがＮ
ＯＲゲート７０に供給されて、活性化状態（ＶCCDET ＝
Ｌ）の時にＮＯＲゲート７０の出力が出力段の駆動用の
Ｎチャネルトランジスタ８１を駆動する。非活性化状態
（ＶCCDET ＝Ｈ）の時は、ＮＯＲゲート７０の出力が強
制的にＬレベルになり、トランジスタ８１は非導通状態
となる。
ある。活性化信号ＶCCDET と駆動パルスＫＩＣＫとがＮ
ＯＲゲート７０に供給されて、活性化状態（ＶCCDET ＝
Ｌ）の時にＮＯＲゲート７０の出力が出力段の駆動用の
Ｎチャネルトランジスタ８１を駆動する。非活性化状態
（ＶCCDET ＝Ｈ）の時は、ＮＯＲゲート７０の出力が強
制的にＬレベルになり、トランジスタ８１は非導通状態
となる。
【００３８】一方、出力段のもう一つの駆動用のＮチャ
ネルトランジスタ８１は、昇圧電圧ＶＰＷにより昇圧さ
れた高いレベルで制御される。即ち、ＮＡＮＤゲート７
３の出力の相補信号が、トランジスタ７５〜７８からな
るレベルシフト回路のトランジスタ７５，７６に供給さ
れ、ノードｎ７８が昇圧レベルＶＰＷまで昇圧されて、
トランジスタ８０を駆動する。活性状態（ＶCCDET ＝
Ｌ）の時に、インバータ７１の出力がＨレベルとなり、
ＮＡＮＤゲートの一方の入力に供給される。また、ＮＯ
Ｒゲート７０の出力がインバータ７２により反転され
て、ＮＡＮＤゲート７３の他方の入力に供給される。従
って、ＮＡＮＤゲート７３の出力は、ＮＯＲゲート７０
の出力と同じになる。そして、ＮＡＮＤゲート７３の出
力が、トランジスタ７５〜７８からなるレベルシフト回
路により反転されて、昇圧されたレベルがノードｎ７８
に生成される。つまり、駆動パルスＫＩＣＫがＨレベル
になるとトランジスタ８１が非導通となり、トランジス
タ８０が導通し、ブースト信号ＢＯＯＳＴを電源電圧Ｖ
ccレベルまで駆動する。
ネルトランジスタ８１は、昇圧電圧ＶＰＷにより昇圧さ
れた高いレベルで制御される。即ち、ＮＡＮＤゲート７
３の出力の相補信号が、トランジスタ７５〜７８からな
るレベルシフト回路のトランジスタ７５，７６に供給さ
れ、ノードｎ７８が昇圧レベルＶＰＷまで昇圧されて、
トランジスタ８０を駆動する。活性状態（ＶCCDET ＝
Ｌ）の時に、インバータ７１の出力がＨレベルとなり、
ＮＡＮＤゲートの一方の入力に供給される。また、ＮＯ
Ｒゲート７０の出力がインバータ７２により反転され
て、ＮＡＮＤゲート７３の他方の入力に供給される。従
って、ＮＡＮＤゲート７３の出力は、ＮＯＲゲート７０
の出力と同じになる。そして、ＮＡＮＤゲート７３の出
力が、トランジスタ７５〜７８からなるレベルシフト回
路により反転されて、昇圧されたレベルがノードｎ７８
に生成される。つまり、駆動パルスＫＩＣＫがＨレベル
になるとトランジスタ８１が非導通となり、トランジス
タ８０が導通し、ブースト信号ＢＯＯＳＴを電源電圧Ｖ
ccレベルまで駆動する。
【００３９】出力段のＮチャネルトランジスタ８０は、
非活性時の逆流防止用のトランジスタである。ブースト
信号ＢＯＯＳＴは図示しないキャパシタを介して、昇圧
電圧ＶＰＷに接続される。従って、非活性状態におい
て、昇圧電圧ＶＰＷが他のブースタ部により昇圧される
と、ブースト信号ＢＯＯＳＴも容量カップリングにより
電源電圧Ｖccよりも高くなる。従って、ブースト信号Ｂ
ＯＯＳＴ側から電源Ｖcc側にリーク電流が流れるおそれ
がある。そこで、非活性状態の時のＮＡＮＤゲート７３
のＨレベルの出力により、ノードｎ７８をＬレベルにし
Ｎチャネルトランジスタ８０を非導通とし、電源電圧Ｖ
ccへのリーク電流を防止する。
非活性時の逆流防止用のトランジスタである。ブースト
信号ＢＯＯＳＴは図示しないキャパシタを介して、昇圧
電圧ＶＰＷに接続される。従って、非活性状態におい
て、昇圧電圧ＶＰＷが他のブースタ部により昇圧される
と、ブースト信号ＢＯＯＳＴも容量カップリングにより
電源電圧Ｖccよりも高くなる。従って、ブースト信号Ｂ
ＯＯＳＴ側から電源Ｖcc側にリーク電流が流れるおそれ
がある。そこで、非活性状態の時のＮＡＮＤゲート７３
のＨレベルの出力により、ノードｎ７８をＬレベルにし
Ｎチャネルトランジスタ８０を非導通とし、電源電圧Ｖ
ccへのリーク電流を防止する。
【００４０】図５のブースタ部は、メインブースタ部と
サブブースタ部とで使用される構成である。
サブブースタ部とで使用される構成である。
【００４１】図６は、昇圧電圧ＶＰＷを発生する昇圧回
路の第２の例の回路図である。この昇圧回路は、電源電
圧Ｖccのレベルに応じて、三段階の昇圧比に変更され
る。従って、昇圧用のキャパシタＣ0 、Ｃ1 、Ｃ2 が設
けられ、それらのキャパシタを介して、ブースト信号Ｂ
ＯＯＳＴ０〜２により、昇圧電圧ＶＰＷが昇圧される。
その結果、電源電圧Ｖccが標準的なレベルにある時は、
ブースト部１６０，１６１が活性化され、電源電圧Ｖcc
が低いと、更にブースト部１６２が活性化されて昇圧比
が高められる。また、電源電圧Ｖccが高いと、ブースタ
部２６１に加えてブースト部１６１も非活性状態にな
り、ブースト信号ＢＯＯＳＴ０のみにより昇圧電圧ＶＰ
Ｗが昇圧される。従って、昇圧比が低められる。その結
果、昇圧電圧ＶＰＷのレベルが、前述した上限値と下限
値の間の適正なレベルに維持される。
路の第２の例の回路図である。この昇圧回路は、電源電
圧Ｖccのレベルに応じて、三段階の昇圧比に変更され
る。従って、昇圧用のキャパシタＣ0 、Ｃ1 、Ｃ2 が設
けられ、それらのキャパシタを介して、ブースト信号Ｂ
ＯＯＳＴ０〜２により、昇圧電圧ＶＰＷが昇圧される。
その結果、電源電圧Ｖccが標準的なレベルにある時は、
ブースト部１６０，１６１が活性化され、電源電圧Ｖcc
が低いと、更にブースト部１６２が活性化されて昇圧比
が高められる。また、電源電圧Ｖccが高いと、ブースタ
部２６１に加えてブースト部１６１も非活性状態にな
り、ブースト信号ＢＯＯＳＴ０のみにより昇圧電圧ＶＰ
Ｗが昇圧される。従って、昇圧比が低められる。その結
果、昇圧電圧ＶＰＷのレベルが、前述した上限値と下限
値の間の適正なレベルに維持される。
【００４２】図６のブースト部１６１，２６１の活性化
信号ＶCCDET1とＶCCDET2とを生成する回路は、図４の場
合と同じである。それぞれフローティングゲート型のＭ
ＯＳトランジスタ１５０，２５０を有し、それらの閾値
電圧は、トランジスタ１５０のほうがトランジスタ２５
０よりも高く設定される。従って、同じアドレス変化検
出信号ＡＴＤのＨレベルの電源電圧Ｖccが印加されて
も、電源電圧Ｖccが高い時は両トランジスタ１５０，２
５０が共に導通となり、ノードｎ１５２，２５２を共に
Ｌレベルにし、両活性化信号ＶCCDET をＨレベル（非活
性状態）にする。次に、電源電圧Ｖccが標準的なレベル
にある時は、トランジスタ１５０が非導通となり、ノー
ドｎ１５２がＨレベル、活性化信号ＶCCDET1がＬレベル
（活性状態）となる。更に、電源電圧Ｖccが低くなる
と、両トランジスタ１５０，２５０が共に非導通とな
り、ノードｎ１５２，ｎ２５２がＨレベル、両活性化信
号ＶCCDE T がＬレベル（活性状態）となる。
信号ＶCCDET1とＶCCDET2とを生成する回路は、図４の場
合と同じである。それぞれフローティングゲート型のＭ
ＯＳトランジスタ１５０，２５０を有し、それらの閾値
電圧は、トランジスタ１５０のほうがトランジスタ２５
０よりも高く設定される。従って、同じアドレス変化検
出信号ＡＴＤのＨレベルの電源電圧Ｖccが印加されて
も、電源電圧Ｖccが高い時は両トランジスタ１５０，２
５０が共に導通となり、ノードｎ１５２，２５２を共に
Ｌレベルにし、両活性化信号ＶCCDET をＨレベル（非活
性状態）にする。次に、電源電圧Ｖccが標準的なレベル
にある時は、トランジスタ１５０が非導通となり、ノー
ドｎ１５２がＨレベル、活性化信号ＶCCDET1がＬレベル
（活性状態）となる。更に、電源電圧Ｖccが低くなる
と、両トランジスタ１５０，２５０が共に非導通とな
り、ノードｎ１５２，ｎ２５２がＨレベル、両活性化信
号ＶCCDE T がＬレベル（活性状態）となる。
【００４３】ブースト用のキャパシタＣ 0，Ｃ 1，Ｃ 2
は、メインのキャパシタＣ0 が大きく、そのほかのサブ
のキャパシタＣ 1，Ｃ 2はそれに比較して小さい容量を
有する。ブースタ部１６０，１６１，２６１は、図５の
回路と同じである。
は、メインのキャパシタＣ0 が大きく、そのほかのサブ
のキャパシタＣ 1，Ｃ 2はそれに比較して小さい容量を
有する。ブースタ部１６０，１６１，２６１は、図５の
回路と同じである。
【００４４】図７は、昇圧電圧ＶＰＷを発生する昇圧回
路の第３の例の回路図である。また、図８は、図７の昇
圧回路の動作を示すタイミングチャート図である。図７
には、昇圧回路以外にメモリセルＭＣと読み出し用のセ
ンスアンプ２８も記載されている。図１にも示した通
り、メモリセルトランジスタＭＣは、ワード線ＷＬとビ
ット線ＢＬに接続される。そして、コラム選択信号ＣＬ
により導通するコラム選択用のトランジスタ２１を介し
て、メモリセルトランジスタＭＣがＰチャネルトランジ
スタ２３に接続される。メモリセルトランジスタＭＣが
プログラム状態か消去状態かに応じて、非導通または導
通し、ノードｎ２３のレベルをＨレベルまたはＬレベル
にする。ノードｎ２３は、センスアンプ２８の一方の入
力となる。
路の第３の例の回路図である。また、図８は、図７の昇
圧回路の動作を示すタイミングチャート図である。図７
には、昇圧回路以外にメモリセルＭＣと読み出し用のセ
ンスアンプ２８も記載されている。図１にも示した通
り、メモリセルトランジスタＭＣは、ワード線ＷＬとビ
ット線ＢＬに接続される。そして、コラム選択信号ＣＬ
により導通するコラム選択用のトランジスタ２１を介し
て、メモリセルトランジスタＭＣがＰチャネルトランジ
スタ２３に接続される。メモリセルトランジスタＭＣが
プログラム状態か消去状態かに応じて、非導通または導
通し、ノードｎ２３のレベルをＨレベルまたはＬレベル
にする。ノードｎ２３は、センスアンプ２８の一方の入
力となる。
【００４５】一方、基準回路９０は、メモリセル及びビ
ット線等と同じ回路構成をなし、そのノードｎ２４がセ
ンスアンプ２８の他方の入力に接続される。基準回路９
０には、図１で示した読み出し用基準トランジスタ２５
に加えて、プログラムベリファイ用基準トランジスタ１
０３（ＰＧＭＶ）、イレーズベリファイ用基準トランジ
スタ１０４（ＥＲＶ）、リークベリファイ用基準トラン
ジスタ１０５（ＬＥＡＫＶ）を有する。これらの基準ト
ランジスタは、それぞれの動作時に、選択信号ＲＥＡ
Ｄ、ＰＧＭＶ、ＥＲＶ、ＬＥＡＫＶにより、対応する選
択トランジスタ１００〜１０２の導通によって、Ｐチャ
ネルトランジスタ２４と共に基準回路を構成する。
ット線等と同じ回路構成をなし、そのノードｎ２４がセ
ンスアンプ２８の他方の入力に接続される。基準回路９
０には、図１で示した読み出し用基準トランジスタ２５
に加えて、プログラムベリファイ用基準トランジスタ１
０３（ＰＧＭＶ）、イレーズベリファイ用基準トランジ
スタ１０４（ＥＲＶ）、リークベリファイ用基準トラン
ジスタ１０５（ＬＥＡＫＶ）を有する。これらの基準ト
ランジスタは、それぞれの動作時に、選択信号ＲＥＡ
Ｄ、ＰＧＭＶ、ＥＲＶ、ＬＥＡＫＶにより、対応する選
択トランジスタ１００〜１０２の導通によって、Ｐチャ
ネルトランジスタ２４と共に基準回路を構成する。
【００４６】上記の基準トランジスタ２５，１０３，１
０４，１０５は、図２で示した電流・電圧特性をもつ閾
値電圧に設定される。そして、読み出し、プログラムベ
リファイ、イレーズベリファイ、リークベリファイ動作
時に、基準トランジスタのコントロールゲートに読み出
し時のワード線ＷＬの昇圧電圧ＶＰＷが印加され、メモ
リセルトランジスタＭＣの生成する電流との関係できま
るセンスアンプ２８の出力をチェックすることにより、
読み出し或いはそれぞれのベリファイ動作が行われる。
それぞれのベリファイ動作は、図２において説明した通
りである。
０４，１０５は、図２で示した電流・電圧特性をもつ閾
値電圧に設定される。そして、読み出し、プログラムベ
リファイ、イレーズベリファイ、リークベリファイ動作
時に、基準トランジスタのコントロールゲートに読み出
し時のワード線ＷＬの昇圧電圧ＶＰＷが印加され、メモ
リセルトランジスタＭＣの生成する電流との関係できま
るセンスアンプ２８の出力をチェックすることにより、
読み出し或いはそれぞれのベリファイ動作が行われる。
それぞれのベリファイ動作は、図２において説明した通
りである。
【００４７】図７に示された昇圧回路は、読み出し時の
ワード線ＷＬの駆動電圧である昇圧電圧ＶＰＷの下限を
保証する為に、マスタのブースタ部６０に加えてサブの
ブースタ部６１を有する。そして、マスタのブースタ部
６０は常に活性状態にあり、読み出し用の基準トランジ
スタ２５の導通電流Ｉref が、リークベリファイ用の基
準トランジスタ１０５の導通電流ＩLEAKより十分に高く
保たれる様に、サブのブースタ部６１が適宜活性状態に
される。そのために、読み出し用基準トランジスタ２５
とリークベリファイ用基準トランジスタ１０５は、アド
レス変化検出信号ＡＴＤにより導通するトランジスタ１
０７，１０９を介して、Ｐチャネルトランジスタ１０
６，１０８に接続され、それぞれの接続点ｎ１０６，ｎ
１０８が別のセンスアンプ１１０に入力される。センス
アンプ１１０の出力に応じて、サブブースタ部６１の活
性化信号ＶCCDET がラッチ回路１１２から出力される。
ワード線ＷＬの駆動電圧である昇圧電圧ＶＰＷの下限を
保証する為に、マスタのブースタ部６０に加えてサブの
ブースタ部６１を有する。そして、マスタのブースタ部
６０は常に活性状態にあり、読み出し用の基準トランジ
スタ２５の導通電流Ｉref が、リークベリファイ用の基
準トランジスタ１０５の導通電流ＩLEAKより十分に高く
保たれる様に、サブのブースタ部６１が適宜活性状態に
される。そのために、読み出し用基準トランジスタ２５
とリークベリファイ用基準トランジスタ１０５は、アド
レス変化検出信号ＡＴＤにより導通するトランジスタ１
０７，１０９を介して、Ｐチャネルトランジスタ１０
６，１０８に接続され、それぞれの接続点ｎ１０６，ｎ
１０８が別のセンスアンプ１１０に入力される。センス
アンプ１１０の出力に応じて、サブブースタ部６１の活
性化信号ＶCCDET がラッチ回路１１２から出力される。
【００４８】トランジスタ２５，１０７，１０６の回
路、トランジスタ１０５，１０９，１０８の回路、及び
センスアンプ１１０の組み合わせは、読み出し時のメモ
リセルトランジスタとビット線ＢＬとコラム選択トラン
ジスタ２１と負荷トランジスタ２３及びトランジスタ２
５，２９，２４，センスアンプ２８の組み合わせと同じ
である。
路、トランジスタ１０５，１０９，１０８の回路、及び
センスアンプ１１０の組み合わせは、読み出し時のメモ
リセルトランジスタとビット線ＢＬとコラム選択トラン
ジスタ２１と負荷トランジスタ２３及びトランジスタ２
５，２９，２４，センスアンプ２８の組み合わせと同じ
である。
【００４９】回路１２０は、基準トランジスタのコント
ロールゲートの駆動電圧ＶＷＲを生成する回路である。
この回路１２０は、Ｎチャネルトランジスタ１２１，１
２３とＰチャネルトランジスタ１２４，１２５，１２
６，１２７からなり、通常は昇圧電圧ＶＰＷを駆動電圧
ＶＷＲとして供給し、アドレス変化検出信号ＡＴＤに応
答して一時的に電圧ＶＰＲを駆動電圧ＶＷＲとして供給
する。この電圧ＶＰＲは、メインのブースタ部６０のみ
が活性化状態にある時の昇圧電圧ＶＰＷよりわずかに低
い電圧に設定される。
ロールゲートの駆動電圧ＶＷＲを生成する回路である。
この回路１２０は、Ｎチャネルトランジスタ１２１，１
２３とＰチャネルトランジスタ１２４，１２５，１２
６，１２７からなり、通常は昇圧電圧ＶＰＷを駆動電圧
ＶＷＲとして供給し、アドレス変化検出信号ＡＴＤに応
答して一時的に電圧ＶＰＲを駆動電圧ＶＷＲとして供給
する。この電圧ＶＰＲは、メインのブースタ部６０のみ
が活性化状態にある時の昇圧電圧ＶＰＷよりわずかに低
い電圧に設定される。
【００５０】回路１３０は、電圧ＶＰＲを生成する回路
であり、アドレス変化検出信号ＡＴＤに応答して、昇圧
電圧ＶＰＷよりもわずかに低い電圧ＶＰＲを生成する。
トランジスタ１３１，１３３，１３４，１３５よりなる
回路により、ノードｎ１３５の電圧が、通常時はＬレベ
ルに、アドレス変化検出信号ＡＴＤがＨレベルのときは
昇圧された電圧ＶＰＲレベルに制御される。即ち、通常
時はアドレス変化検出信号ＡＴＤがＬレベルにあり、ノ
ードｎ１３５もＬレベルにある。従って、Ｐチャネルト
ランジスタ１３６が導通し、容量Ｃ10を電源Ｖccレベル
まで充電する。その後、アドレス変化検出信号ＡＴＤが
Ｈレベルになると、ノードｎ１３５がＨレベルとなり、
トランジスタ１３６は非導通となる。そして、アドレス
変化検出信号ＡＴＤの立ち上がりに応答して、容量Ｃ10
を介して電圧ＶＰＲが昇圧される。この電圧ＶＰＲが、
Ｐチャネルトランジスタ１２７を介して読み出し用基準
トランジスタ２５のコントロールゲートに印加される。
であり、アドレス変化検出信号ＡＴＤに応答して、昇圧
電圧ＶＰＷよりもわずかに低い電圧ＶＰＲを生成する。
トランジスタ１３１，１３３，１３４，１３５よりなる
回路により、ノードｎ１３５の電圧が、通常時はＬレベ
ルに、アドレス変化検出信号ＡＴＤがＨレベルのときは
昇圧された電圧ＶＰＲレベルに制御される。即ち、通常
時はアドレス変化検出信号ＡＴＤがＬレベルにあり、ノ
ードｎ１３５もＬレベルにある。従って、Ｐチャネルト
ランジスタ１３６が導通し、容量Ｃ10を電源Ｖccレベル
まで充電する。その後、アドレス変化検出信号ＡＴＤが
Ｈレベルになると、ノードｎ１３５がＨレベルとなり、
トランジスタ１３６は非導通となる。そして、アドレス
変化検出信号ＡＴＤの立ち上がりに応答して、容量Ｃ10
を介して電圧ＶＰＲが昇圧される。この電圧ＶＰＲが、
Ｐチャネルトランジスタ１２７を介して読み出し用基準
トランジスタ２５のコントロールゲートに印加される。
【００５１】電圧ＶＰＲは、図２に示される通り、読み
出し時の昇圧電圧ＶＰＷよりもわずかに低いレベルであ
る。従って、基準トランジスタ２５の電流値がリーク電
流Ｉ LEAKよりも低いか否かが、センスアンプ１１０によ
り検出され、低い場合はそれに伴い読み出し時の基準ト
ランジスタ２５の基準電流Ｉref がリーク電流ＩLEAKよ
り十分高く設定されないことを意味し、前述の通り、プ
ログラム状態のメモリセルトランジスタの読み出し動作
が正常に行われなくなる。従って、その場合は、センス
アンプ１１０の出力がＨレベルとなり、活性化信号Ｖ
CCDET がＬレベルとなってサブのブースタ部６１を活性
化させる。その結果、低い電源電圧Ｖccに対応して読み
出し用の昇圧電圧ＶＰＷが適正なレベルまで上昇され、
正常な読み出し動作が保証される。
出し時の昇圧電圧ＶＰＷよりもわずかに低いレベルであ
る。従って、基準トランジスタ２５の電流値がリーク電
流Ｉ LEAKよりも低いか否かが、センスアンプ１１０によ
り検出され、低い場合はそれに伴い読み出し時の基準ト
ランジスタ２５の基準電流Ｉref がリーク電流ＩLEAKよ
り十分高く設定されないことを意味し、前述の通り、プ
ログラム状態のメモリセルトランジスタの読み出し動作
が正常に行われなくなる。従って、その場合は、センス
アンプ１１０の出力がＨレベルとなり、活性化信号Ｖ
CCDET がＬレベルとなってサブのブースタ部６１を活性
化させる。その結果、低い電源電圧Ｖccに対応して読み
出し用の昇圧電圧ＶＰＷが適正なレベルまで上昇され、
正常な読み出し動作が保証される。
【００５２】図８（ａ）は、電源電圧ＶCCが高い場合の
タイミングチャート図である。アドレスの変化に伴い、
アドレス変化検出信号ＡＴＤが電源電圧Ｖccまで立ち上
がる。それに応答して、電圧ＶＰＲが昇圧され、基準ト
ランジスタ２５（ＲＥＡＤ）のコントロールゲートに電
圧ＶＷＲとして印加される。この時、トランジスタ１０
７，１０９も導通し、読み出し用基準トランジスタ２５
の電流とリークベリファイ用の基準トランジスタ１０５
の電流ＩLEAKとが、センスアンプ１１０で比較される。
この例では、電源電圧Ｖccが十分に高いので、読み出し
用基準トランジスタ２５の電流は許容リーク電流ＩLEAK
より十分に大きいので、センスアンプ１１０の出力はＬ
レベルとなる。従って、活性化信号ＶCCDET はＨレベル
（非活性）となり、サブのブースタ回路６１は非活性状
態となる。従って、昇圧比は低い状態となる。
タイミングチャート図である。アドレスの変化に伴い、
アドレス変化検出信号ＡＴＤが電源電圧Ｖccまで立ち上
がる。それに応答して、電圧ＶＰＲが昇圧され、基準ト
ランジスタ２５（ＲＥＡＤ）のコントロールゲートに電
圧ＶＷＲとして印加される。この時、トランジスタ１０
７，１０９も導通し、読み出し用基準トランジスタ２５
の電流とリークベリファイ用の基準トランジスタ１０５
の電流ＩLEAKとが、センスアンプ１１０で比較される。
この例では、電源電圧Ｖccが十分に高いので、読み出し
用基準トランジスタ２５の電流は許容リーク電流ＩLEAK
より十分に大きいので、センスアンプ１１０の出力はＬ
レベルとなる。従って、活性化信号ＶCCDET はＨレベル
（非活性）となり、サブのブースタ回路６１は非活性状
態となる。従って、昇圧比は低い状態となる。
【００５３】その後、その低い昇圧比で昇圧された昇圧
電圧ＶＰＷが、読み出し用基準トランジスタ２５のコン
トロールゲートに印加され、読み出し信号ＲＥＡＤによ
りトランジスタ２９が導通し、メモリセルの記憶データ
がセンスアンプ２８により検出される。
電圧ＶＰＷが、読み出し用基準トランジスタ２５のコン
トロールゲートに印加され、読み出し信号ＲＥＡＤによ
りトランジスタ２９が導通し、メモリセルの記憶データ
がセンスアンプ２８により検出される。
【００５４】図８（ｂ）は、電源電圧ＶCCが低い場合の
タイミングチャート図である。上記の同様に、アドレス
の変化に伴い、アドレス変化検出信号ＡＴＤが電源電圧
Ｖccまで立ち上がる。それに応答して、電圧ＶＰＲが昇
圧され、基準トランジスタ２５（ＲＥＡＤ）のコントロ
ールゲートに電圧ＶＷＲとして印加される。この時、ト
ランジスタ１０７，１０９も導通し、読み出し用基準ト
ランジスタ２５の電流とリークベリファイ用の基準トラ
ンジスタ１０５の電流ＩLEAKとが、センスアンプ１１０
で比較される。この例では、電源電圧Ｖccが低いので、
読み出し用基準トランジスタ２５の電流は許容リーク電
流ＩLEAKと同等或いは小さいので、センスアンプ１１０
の出力はＨレベルとなる。従って、活性化信号ＶCCDET
はＬレベル（活性）となり、サブのブースタ回路６１は
活性状態となる。従って、昇圧比は高い状態となる。
タイミングチャート図である。上記の同様に、アドレス
の変化に伴い、アドレス変化検出信号ＡＴＤが電源電圧
Ｖccまで立ち上がる。それに応答して、電圧ＶＰＲが昇
圧され、基準トランジスタ２５（ＲＥＡＤ）のコントロ
ールゲートに電圧ＶＷＲとして印加される。この時、ト
ランジスタ１０７，１０９も導通し、読み出し用基準ト
ランジスタ２５の電流とリークベリファイ用の基準トラ
ンジスタ１０５の電流ＩLEAKとが、センスアンプ１１０
で比較される。この例では、電源電圧Ｖccが低いので、
読み出し用基準トランジスタ２５の電流は許容リーク電
流ＩLEAKと同等或いは小さいので、センスアンプ１１０
の出力はＨレベルとなる。従って、活性化信号ＶCCDET
はＬレベル（活性）となり、サブのブースタ回路６１は
活性状態となる。従って、昇圧比は高い状態となる。
【００５５】その後、その高い昇圧比で昇圧された昇圧
電圧ＶＰＷが、読み出し用基準トランジスタ２５のコン
トロールゲートに印加され、読み出し信号ＲＥＡＤによ
りトランジスタ２９が導通し、メモリセルの記憶データ
がセンスアンプ２８により検出される。
電圧ＶＰＷが、読み出し用基準トランジスタ２５のコン
トロールゲートに印加され、読み出し信号ＲＥＡＤによ
りトランジスタ２９が導通し、メモリセルの記憶データ
がセンスアンプ２８により検出される。
【００５６】
【発明の効果】以上説明した通り、本発明によれば、不
揮発性メモリを有するメモリデバイスにおいて、読み出
し時のワード線の駆動電圧を電源電圧を所定比昇圧して
生成する場合、電源電圧のレベルに応じて、その昇圧比
を変更設定するので、常に昇圧電圧を適正なレベルに維
持することができ、正常な読み出し動作を保証すること
ができる。
揮発性メモリを有するメモリデバイスにおいて、読み出
し時のワード線の駆動電圧を電源電圧を所定比昇圧して
生成する場合、電源電圧のレベルに応じて、その昇圧比
を変更設定するので、常に昇圧電圧を適正なレベルに維
持することができ、正常な読み出し動作を保証すること
ができる。
【００５７】更に、本発明によれば、読み出し時のワー
ド線の駆動電圧となる昇圧電圧を、許容されているリー
ク電流が存在してもプログラム状態のメモリセルトラン
ジスタの読み出しを正常に行える程度に高くし、また、
読み出し用の昇圧電圧が印加されたワード線に接続され
る選択のメモリセルトランジスタに過度の書き込み動作
が行われない程度に低くする様に、その昇圧比が制御さ
れる。従って、正常な読み出し動作が保証され、非選択
メモリセルトランジスタへの余分なディスターブ電圧が
印加されないようにすることができる。
ド線の駆動電圧となる昇圧電圧を、許容されているリー
ク電流が存在してもプログラム状態のメモリセルトラン
ジスタの読み出しを正常に行える程度に高くし、また、
読み出し用の昇圧電圧が印加されたワード線に接続され
る選択のメモリセルトランジスタに過度の書き込み動作
が行われない程度に低くする様に、その昇圧比が制御さ
れる。従って、正常な読み出し動作が保証され、非選択
メモリセルトランジスタへの余分なディスターブ電圧が
印加されないようにすることができる。
【図１】フラッシュメモリの全体構成図である。
【図２】メモリセルトランジスタの電流・電圧特性の関
係を示す図である。
係を示す図である。
【図３】昇圧電圧ＶＰＷを発生する昇圧回路の第１の例
の回路図である。
の回路図である。
【図４】図３の昇圧回路の動作を示すタイミングチャー
ト図である。
ト図である。
【図５】ブースタ部６０，６１の回路図である。
【図６】昇圧電圧ＶＰＷを発生する昇圧回路の第２の例
の回路図である。
の回路図である。
【図７】昇圧電圧ＶＰＷを発生する昇圧回路の第３の例
の回路図である。
の回路図である。
【図８】図７の昇圧回路の動作を示すタイミングチャー
ト図である。
ト図である。
ＭＣ メモリセルトランジスタ ＷＬ ワード線 ＢＬ ビット線 ＶＰＷ 昇圧電圧 ＩLEAK 許容リーク電流 ２５ 読み出し用基準トランジスタ １０５ リークベリファイ用基準トランジスタ
Claims (7)
- 【請求項１】不揮発性メモリを有するメモリデバイスに
おいて、 複数のワード線および複数のビット線と、それらの交差
位置に配置される不揮発性メモリとを有するメモリセル
アレイと、 読み出し時に前記ワード線を昇圧電圧レベルまで駆動す
るロウデコーダ回路と、 電源電圧を所定比昇圧して前記昇圧電圧を生成する昇圧
回路とを有し、 前記昇圧回路は、前記電源電圧のレベルに応じて前記所
定比を変更することを特徴とするメモリデバイス。 - 【請求項２】請求項１において、 前記昇圧回路は、供給されるアドレスの変化を検出する
アドレス変化検出信号に応答して、前記電源電圧のレベ
ルを検出し、当該検出されたレベルに応じて前記所定比
を変更することを特徴とするメモリデバイス。 - 【請求項３】不揮発性メモリを有するメモリデバイスに
おいて、 複数のワード線および複数のビット線と、それらの交差
位置に配置される不揮発性メモリセルトランジスタとを
有するメモリセルアレイと、 読み出し時に前記ワード線を昇圧電圧レベルまで駆動す
るロウデコーダ回路と、 前記不揮発性メモリセルトランジスタを有し、そのゲー
トが前記昇圧電圧に駆動される基準メモリセルトランジ
スタと、 読み出し時に、前記メモリセルアレイ内のメモリセルト
ランジスタと前記基準メモリセルトランジスタの電流に
応じて前記メモリセルトランジスタのデータを検出する
センスアンプと、 電源電圧を所定比昇圧して前記昇圧電圧を生成する昇圧
回路とを有し、 前記昇圧回路は、前記電源電圧のレベルに応じて前記所
定比を変更することを特徴とするメモリデバイス。 - 【請求項４】請求項３において、 前記昇圧比は、前記メモリセルトランジスタのリーク電
流よりも前記基準メモリセルトランジスタの導通電流が
大きくなる程度に前記昇圧電圧レベルが制御されるよう
に変更されることを特徴とするメモリデバイス。 - 【請求項５】請求項３または４において、 前記昇圧比は、前記電源電圧が第１の電圧の時に第１の
昇圧比になり、前記電源電圧が前記第１の電圧よりも低
い第２の電圧の時に前記第１の昇圧比よりも高い第２の
昇圧比になるよう、変更されることを特徴とするメモリ
デバイス。 - 【請求項６】請求項４において、 更に、前記不揮発性メモリセルトランジスタを有し、許
容されるリーク電流を生成するリーク電流用基準トラン
ジスタを有し、 前記リーク電流用基準トランジスタの導通電流よりも前
記基準メモリセルトランジスタの導通電流が小さくなる
時に、前記昇圧比がより高く変更されることを特徴とす
るメモリデバイス。 - 【請求項７】請求項３において、 前記昇圧比は、前記ワード線が前記昇圧電圧に駆動され
た時に、当該ワード線に接続される選択された不揮発性
メモリセルトランジスタに所定の書き込み動作が行われ
ない程度に抑えられることを特徴とするメモリデバイ
ス。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22396898A JP3693505B2 (ja) | 1998-08-07 | 1998-08-07 | 昇圧比を変更するメモリデバイス |
| US09/245,716 US6160736A (en) | 1998-08-07 | 1999-02-08 | Memory circuit for changing boost ratio |
| KR1019990005499A KR100323256B1 (ko) | 1998-08-07 | 1999-02-19 | 승압비를 변경하는 메모리 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22396898A JP3693505B2 (ja) | 1998-08-07 | 1998-08-07 | 昇圧比を変更するメモリデバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000057791A true JP2000057791A (ja) | 2000-02-25 |
| JP3693505B2 JP3693505B2 (ja) | 2005-09-07 |
Family
ID=16806513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22396898A Expired - Fee Related JP3693505B2 (ja) | 1998-08-07 | 1998-08-07 | 昇圧比を変更するメモリデバイス |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6160736A (ja) |
| JP (1) | JP3693505B2 (ja) |
| KR (1) | KR100323256B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004109711A1 (ja) * | 2003-06-05 | 2004-12-16 | Fujitsu Limited | 冗長メモリのブースタ回路を有する半導体メモリ |
| KR100665400B1 (ko) * | 2000-10-26 | 2007-01-04 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 및 그의 프로그램 방법 |
| US7239554B2 (en) | 2004-10-21 | 2007-07-03 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and method of improving programming characteristic |
| JP2012160239A (ja) * | 2011-02-02 | 2012-08-23 | Lapis Semiconductor Co Ltd | メモリ装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004103153A (ja) * | 2002-09-11 | 2004-04-02 | Seiko Epson Corp | 不揮発性半導体記憶装置の電圧発生回路 |
| JP4124692B2 (ja) * | 2003-04-25 | 2008-07-23 | シャープ株式会社 | 不揮発性半導体記憶装置 |
| JP2007272943A (ja) * | 2006-03-30 | 2007-10-18 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置 |
| JP2019053799A (ja) * | 2017-09-14 | 2019-04-04 | 東芝メモリ株式会社 | 半導体記憶装置 |
| CN113595118A (zh) * | 2021-07-30 | 2021-11-02 | 西安热工研究院有限公司 | 一种储能系统高穿有功、无功电流控制方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0696593A (ja) * | 1992-09-14 | 1994-04-08 | Toshiba Corp | 半導体記憶装置 |
| JPH08329677A (ja) * | 1995-06-01 | 1996-12-13 | Sony Corp | 半導体装置における電源電圧検出装置および半導体装置 |
| JPH1145978A (ja) * | 1997-07-28 | 1999-02-16 | Toshiba Microelectron Corp | 半導体記憶装置及び電圧発生回路 |
-
1998
- 1998-08-07 JP JP22396898A patent/JP3693505B2/ja not_active Expired - Fee Related
-
1999
- 1999-02-08 US US09/245,716 patent/US6160736A/en not_active Expired - Lifetime
- 1999-02-19 KR KR1019990005499A patent/KR100323256B1/ko not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100665400B1 (ko) * | 2000-10-26 | 2007-01-04 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 및 그의 프로그램 방법 |
| WO2004109711A1 (ja) * | 2003-06-05 | 2004-12-16 | Fujitsu Limited | 冗長メモリのブースタ回路を有する半導体メモリ |
| US7239554B2 (en) | 2004-10-21 | 2007-07-03 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and method of improving programming characteristic |
| JP2012160239A (ja) * | 2011-02-02 | 2012-08-23 | Lapis Semiconductor Co Ltd | メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000016834A (ko) | 2000-03-25 |
| US6160736A (en) | 2000-12-12 |
| JP3693505B2 (ja) | 2005-09-07 |
| KR100323256B1 (ko) | 2002-02-04 |
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