JPH04183116A - 同期式カウンタ - Google Patents
同期式カウンタInfo
- Publication number
- JPH04183116A JPH04183116A JP31346590A JP31346590A JPH04183116A JP H04183116 A JPH04183116 A JP H04183116A JP 31346590 A JP31346590 A JP 31346590A JP 31346590 A JP31346590 A JP 31346590A JP H04183116 A JPH04183116 A JP H04183116A
- Authority
- JP
- Japan
- Prior art keywords
- ff5d
- clock
- counter
- state
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000001360 synchronised effect Effects 0.000 title claims abstract description 11
- 230000001934 delay Effects 0.000 claims description 2
- 230000003111 delayed effect Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、組み合わせ回路の遅延時間を分散し、動作
周波数を高速化する同期式カウンタについてのものであ
る。
周波数を高速化する同期式カウンタについてのものであ
る。
［従来の技術］
次に、従来技術による同期式カウンタの構成を第３図に
より説明する。第３図は４ビツトアツプカウンタの例で
あり、ＩＢとＩＣはＡＮＤゲート、２はインバータ、４
Ａ〜４Ｃは排他的論理和回路（以下、ＥＸ−ＯＲという
。）、５Ａ〜５Ｄはフリップフロップ（以下、ＦＦとい
う。）、６はクロック入力端子、７Ａ〜７Ｄはカウンタ
出力端子であり、端子７Ａに最下位ビット出力、端子７
Ｄに最上位ビット出力が出てくる。
より説明する。第３図は４ビツトアツプカウンタの例で
あり、ＩＢとＩＣはＡＮＤゲート、２はインバータ、４
Ａ〜４Ｃは排他的論理和回路（以下、ＥＸ−ＯＲという
。）、５Ａ〜５Ｄはフリップフロップ（以下、ＦＦとい
う。）、６はクロック入力端子、７Ａ〜７Ｄはカウンタ
出力端子であり、端子７Ａに最下位ビット出力、端子７
Ｄに最上位ビット出力が出てくる。
第３図では、アップカウントするために、ＦＦ５Ａ〜５
Ｄの下位ビットがすべてｒＨＪになったとき、キャリー
が発生し、そのキャリーによってＦＦ５Ａ〜５Ｄを反転
する。
Ｄの下位ビットがすべてｒＨＪになったとき、キャリー
が発生し、そのキャリーによってＦＦ５Ａ〜５Ｄを反転
する。
第３図はＦＦ５Ａ〜５Ｄと組み合わせ回路で構成される
。ＦＦ５Ａ〜５Ｄは前状態を記憶する。
。ＦＦ５Ａ〜５Ｄは前状態を記憶する。
組み合わせ回路はＡＮＤゲートＩＢ・ＩＣ、インバータ
２、Ｅｘ−ｏＲ４Ａ〜４Ｃで構成サレ、前状態から次状
態を準備する。
２、Ｅｘ−ｏＲ４Ａ〜４Ｃで構成サレ、前状態から次状
態を準備する。
ＦＦ５Ａ〜５Ｄは同じクロックで動作する。ＦＦ５Ａ〜
５Ｄの次状態は現在のＦＦ５Ａ〜５Ｄの状態から組み合
わせ回路で決定され、次のクロックに同期してＦＦ５Ａ
〜５Ｄに記憶される。
５Ｄの次状態は現在のＦＦ５Ａ〜５Ｄの状態から組み合
わせ回路で決定され、次のクロックに同期してＦＦ５Ａ
〜５Ｄに記憶される。
ＦＦ５Ｄへのキャリーは、ＦＦ５Ａ・５Ｂ・５Ｃの出力
の論理積であり、ＡＮＤゲートＩＢ・ＩＣを通過する。
の論理積であり、ＡＮＤゲートＩＢ・ＩＣを通過する。
さらにＦＦ５・Ｄの現状態と比較するＥＸ−ＯＲ４Ｃを
通過し、合計３ゲートを通過する。
通過し、合計３ゲートを通過する。
次に、第３図のタイムチャートを第４図により説明する
。第４図の２２は入力クロック、１１はＦＦ５Ａの出力
、１３はＡＮＤゲートＩＢの出力、１５はＡＮＤゲート
ＩＣの出力、１６はＥＸ−ＯＲ４Ｃ（７）ａｓ力である
。また、Ｔ５ＡはＦＦ５Ａ（７）遅延時間、ＴｌＢがＡ
ＮＤゲートＩＢの遅延時間、ＴｌｏがＡＮＤゲー′トＩ
Ｃの遅延時間、Ｔ、。がＥＸ−ＯＲ４Ｃの遅延時間であ
る。
。第４図の２２は入力クロック、１１はＦＦ５Ａの出力
、１３はＡＮＤゲートＩＢの出力、１５はＡＮＤゲート
ＩＣの出力、１６はＥＸ−ＯＲ４Ｃ（７）ａｓ力である
。また、Ｔ５ＡはＦＦ５Ａ（７）遅延時間、ＴｌＢがＡ
ＮＤゲートＩＢの遅延時間、ＴｌｏがＡＮＤゲー′トＩ
Ｃの遅延時間、Ｔ、。がＥＸ−ＯＲ４Ｃの遅延時間であ
る。
ＦＦ５Ａに入力されるクロックのエツジＴ１１から遅延
時間Ｔ５Ａだけ遅れて出るＦＦ５Ａの出力１１はＡＮＤ
ゲートＩＢ・ＩＣを通り、時間Ｔ１Ｂ＋Ｔ１ｃだけ遅れ
る。さらに、ＥＸ−ＯＲ４Ｃを通り、時間Ｔ４ｏだけ遅
れてＦＦ５Ｄの入力端子に到達し、次のクロックのエツ
ジＴ１２によってＦＦ５Ｄに読み込まれる。このとき、
ＦＦ５Ｄへのデータ１６が決定されてから、クロックの
エツジＴ１２でＦＦ５Ｄに入るまでの時間ＴＢは、ＦＦ
５Ｄのセットアツプ時間Ｔ５Ｄ８以上なければならない
。
時間Ｔ５Ａだけ遅れて出るＦＦ５Ａの出力１１はＡＮＤ
ゲートＩＢ・ＩＣを通り、時間Ｔ１Ｂ＋Ｔ１ｃだけ遅れ
る。さらに、ＥＸ−ＯＲ４Ｃを通り、時間Ｔ４ｏだけ遅
れてＦＦ５Ｄの入力端子に到達し、次のクロックのエツ
ジＴ１２によってＦＦ５Ｄに読み込まれる。このとき、
ＦＦ５Ｄへのデータ１６が決定されてから、クロックの
エツジＴ１２でＦＦ５Ｄに入るまでの時間ＴＢは、ＦＦ
５Ｄのセットアツプ時間Ｔ５Ｄ８以上なければならない
。
また、クロックのエツジＴ１□が入ってからＦＦ５Ｄへ
のデータ１６が終了するまでの時間Ｔ。は、ＦＦ５Ｄの
ホールド時間Ｔ５ＤＨを満たさなければならない。
のデータ１６が終了するまでの時間Ｔ。は、ＦＦ５Ｄの
ホールド時間Ｔ５ＤＨを満たさなければならない。
このように、同期式カウンタの動作周波数は、ＦＦ５Ａ
の遅延時間と組み合わせ回路の遅延時間ＴＡ ＝ＴＳＡ
＋ＴＩＢ＋Ｔ、。十Ｔ４ｃと、次段ＦＦ５Ｄのセットア
ツプ時間Ｔ５Ｄ３、ホールド時間Ｔ、ＤＨで決まる。
の遅延時間と組み合わせ回路の遅延時間ＴＡ ＝ＴＳＡ
＋ＴＩＢ＋Ｔ、。十Ｔ４ｃと、次段ＦＦ５Ｄのセットア
ツプ時間Ｔ５Ｄ３、ホールド時間Ｔ、ＤＨで決まる。
次に、第３図のカウンタで動作周波数を上げた場合のタ
イムチャートを第５図により説明する。
イムチャートを第５図により説明する。
第５図の２１は入力クロックであり、その他は第４図と
同じである。第４図と第５図では、遅延時間ＴＡが変わ
らないので、周波数が上がってクロックの周期が短くな
ると、ＦＦ５Ｄへのデータ１６が決まってからクロック
のエッヂＴ、２がＦＦ５Ｄに入るまでの時間ＴＤが短く
なり、ＦＦ５Ｄのセットアツプ時間Ｔ５ＤＳに対して時
間ＴＤが短くなると、カウンタが誤動作する。
同じである。第４図と第５図では、遅延時間ＴＡが変わ
らないので、周波数が上がってクロックの周期が短くな
ると、ＦＦ５Ｄへのデータ１６が決まってからクロック
のエッヂＴ、２がＦＦ５Ｄに入るまでの時間ＴＤが短く
なり、ＦＦ５Ｄのセットアツプ時間Ｔ５ＤＳに対して時
間ＴＤが短くなると、カウンタが誤動作する。
［発明が解決しようとする課題］
第３図は、下位ビットからのキャリーを生成する組み合
わせ回路と、ＦＦ５Ａ〜５Ｄの現状態とキャリーを比較
してＦＦ５Ａ〜５Ｄを反転させる第２の組み合わせ回路
から構成されている。カウンタのビット数を多くすると
、下位ビットからキャリーを生成する組み合わせ回路の
規模が大きくなり、多くのゲートを通過するので、遅延
時間が増え、動作周波数が低くなる。
わせ回路と、ＦＦ５Ａ〜５Ｄの現状態とキャリーを比較
してＦＦ５Ａ〜５Ｄを反転させる第２の組み合わせ回路
から構成されている。カウンタのビット数を多くすると
、下位ビットからキャリーを生成する組み合わせ回路の
規模が大きくなり、多くのゲートを通過するので、遅延
時間が増え、動作周波数が低くなる。
この発明は、第３図の組み合わせ回路の遅延時間を分散
し、動作周波数を高速化する同期式カウンタの提供を目
的とする。
し、動作周波数を高速化する同期式カウンタの提供を目
的とする。
［課題を解決するための手段］
この目的を達成するため、この発明では、第１の複数の
フリップフロップの状態から２クロック以上先の状態を
準備する第１の組み合わせ回路と、第１の組み合わせ回
路の結果をクロックに同期して遅らせる第２のフリップ
フロップと、第２のフリップフロップの出力から１クロ
ック先の状態を準備する第２の組み合わせ回路とを備え
る。
フリップフロップの状態から２クロック以上先の状態を
準備する第１の組み合わせ回路と、第１の組み合わせ回
路の結果をクロックに同期して遅らせる第２のフリップ
フロップと、第２のフリップフロップの出力から１クロ
ック先の状態を準備する第２の組み合わせ回路とを備え
る。
［作用コ
次に、この発明による同期式カウンタの構成を第１図に
より説明する。第１図は４ビツトアツプカウンタの例で
あり、ＩＡはＡＮＤゲート、３はＦＦであり、その他は
第３図と同じものである。
より説明する。第１図は４ビツトアツプカウンタの例で
あり、ＩＡはＡＮＤゲート、３はＦＦであり、その他は
第３図と同じものである。
すなわち、第１図は第３図にＡＮＩ）ゲートＩＡとＦＦ
３を追加したものであり、ＦＦ５Ｄの次状態準備する組
み合わせ回路である。− ＦＦ５Ｄへのキャリーは第３図のカウンタのキャリーの
発生する状態から１クロック前の状態、すなわち、ＦＦ
５ＡがｒＬＪ、ＦＦ５ＢがｒＨ，１、ＦＦ５ＣがｒＨＪ
のとき、発生するように第１の組み合わせ回路を構成す
る。第１の組み合わせ回路はＦＦ５Ａのインバート出力
とＦＦ５Ｂ出力とＦＦ５Ｃ出力の論理積でＡＮＤゲート
ＩＡとＡＮＤゲートＩＣによって構成される。第１の組
み合わせ回路の出力であるＦ’Ｆ５Ｄへのキャリーは、
正常にカウンタが動作するように１クロック分をＦＦ３
で遅らせる。そして、１クロック遅れたＦＦ５Ｄへのキ
ャリーは第２の組み合わせ回路であるＥＸ−ＯＲ４Ｃに
入力されＦＦ５Ｄの現状態と比較され、ＦＦ５Ｄの次状
態を準備する。次のクロックのエツジによりＦＦ５Ｄに
読み込まれることにより第１図はカウンタとして動作す
る。
３を追加したものであり、ＦＦ５Ｄの次状態準備する組
み合わせ回路である。− ＦＦ５Ｄへのキャリーは第３図のカウンタのキャリーの
発生する状態から１クロック前の状態、すなわち、ＦＦ
５ＡがｒＬＪ、ＦＦ５ＢがｒＨ，１、ＦＦ５ＣがｒＨＪ
のとき、発生するように第１の組み合わせ回路を構成す
る。第１の組み合わせ回路はＦＦ５Ａのインバート出力
とＦＦ５Ｂ出力とＦＦ５Ｃ出力の論理積でＡＮＤゲート
ＩＡとＡＮＤゲートＩＣによって構成される。第１の組
み合わせ回路の出力であるＦ’Ｆ５Ｄへのキャリーは、
正常にカウンタが動作するように１クロック分をＦＦ３
で遅らせる。そして、１クロック遅れたＦＦ５Ｄへのキ
ャリーは第２の組み合わせ回路であるＥＸ−ＯＲ４Ｃに
入力されＦＦ５Ｄの現状態と比較され、ＦＦ５Ｄの次状
態を準備する。次のクロックのエツジによりＦＦ５Ｄに
読み込まれることにより第１図はカウンタとして動作す
る。
次に、第１図のタイムチャートを第２図により説明する
。第２図の１２はＡＮＤゲートＩＡの出力、１４はＦＦ
３の出力、ＴｌＡがＡＮＤゲートＩＡの遅延時間、Ｔ３
がＦＦ３の遅延時間であり、その他は第５図と同じであ
る。
。第２図の１２はＡＮＤゲートＩＡの出力、１４はＦＦ
３の出力、ＴｌＡがＡＮＤゲートＩＡの遅延時間、Ｔ３
がＦＦ３の遅延時間であり、その他は第５図と同じであ
る。
ＦＦ５Ａに入力されるクロックのエッヂＴ１１から遅延
時間Ｔ５Ａだけ遅れて出力されたデータ１１は、ＡＮＤ
ゲート１’Ａ−ＩＣによッテ時間Ｔ１Ａ十Ｔ１Ｂだけ遅
れてＦＦ３に到達する。このとき、ＦＦ３へのデータ１
３が決定されてからエッヂＴ、２までの時間Ｔ６はＦＦ
３のセットアツプ時間を満足する。そして、次のエッヂ
Ｔ１□によりＦＦ３に読み込まれ、ＦＦ３の遅延ＴＢだ
け遅れて出力されたデータ１４はＥＸ−ＯＲ４Ｃによっ
て時間Ｔ４ｏだけ遅れてＦＦ５Ｄに到達する。このとき
のデータ１６が決定されてからエッヂＴ１３までの時間
ＴＦはＦＦ５Ｄのセットアツプ時間を満足する。
時間Ｔ５Ａだけ遅れて出力されたデータ１１は、ＡＮＤ
ゲート１’Ａ−ＩＣによッテ時間Ｔ１Ａ十Ｔ１Ｂだけ遅
れてＦＦ３に到達する。このとき、ＦＦ３へのデータ１
３が決定されてからエッヂＴ、２までの時間Ｔ６はＦＦ
３のセットアツプ時間を満足する。そして、次のエッヂ
Ｔ１□によりＦＦ３に読み込まれ、ＦＦ３の遅延ＴＢだ
け遅れて出力されたデータ１４はＥＸ−ＯＲ４Ｃによっ
て時間Ｔ４ｏだけ遅れてＦＦ５Ｄに到達する。このとき
のデータ１６が決定されてからエッヂＴ１３までの時間
ＴＦはＦＦ５Ｄのセットアツプ時間を満足する。
このようにして、４ビツトアツプカウンタのＦＦ５Ａ〜
５Ｄ間のゲートは分割され、動作周波数を決定する要因
の１つである組み合わせ回路の遅延時間が分割され、動
作周波数の高速化がはかられる。
５Ｄ間のゲートは分割され、動作周波数を決定する要因
の１つである組み合わせ回路の遅延時間が分割され、動
作周波数の高速化がはかられる。
［発明の効果コ
例えば、ＥＣＬレベルの論理回路を用いて４ピントアツ
プカウンタを構成したとき、ＦＦの遅延時間は３ｎｓ、
ＡＮＤゲートの遅延時間は２．５ｎｓ、ＥＸ−ＯＲの遅
延時間は２． ５ｎｓ、 ＦＦのセットアツプ時間は
２．５ｎｓ、ホールド時間は１．５ｎｓ程度である。
プカウンタを構成したとき、ＦＦの遅延時間は３ｎｓ、
ＡＮＤゲートの遅延時間は２．５ｎｓ、ＥＸ−ＯＲの遅
延時間は２． ５ｎｓ、 ＦＦのセットアツプ時間は
２．５ｎｓ、ホールド時間は１．５ｎｓ程度である。
第３図の最高動作周波数ｆ ｍ ａ ｘはＦＦ間のゲー
ト数が最も多いＦＦ５ＡからＦＦ５Ｄ間の遅延時間で決
まり、最高動作周波数ｆ ｍ ａ ｘは次のようになる
。
ト数が最も多いＦＦ５ＡからＦＦ５Ｄ間の遅延時間で決
まり、最高動作周波数ｆ ｍ ａ ｘは次のようになる
。
ｆｍａｘ＝ （ＩＸＩＯ”）／ （３＋２．５Ｘ２＋２
． ５＋２． ５＋１． ５）＝６９ＭＨｚ次に、第１
図の回路の最高動作周波数はＦＦ５ＡからＦＦ３間また
はＦＦ５ＡからＦＦ５Ｃ間で決まり、最高動作周波数ｆ
ｍ ａ ｘは次のようになる。
． ５＋２． ５＋１． ５）＝６９ＭＨｚ次に、第１
図の回路の最高動作周波数はＦＦ５ＡからＦＦ３間また
はＦＦ５ＡからＦＦ５Ｃ間で決まり、最高動作周波数ｆ
ｍ ａ ｘは次のようになる。
ｆｍａｘ＝ （ＩＸＩＯ”）／ （３＋２．５＋２．５
＋２．５＋１．５）＝８３ＭＨｚこのように、第１図に
よれば、組み合わせ回路にＦＦ３を追加したので、遅延
時間が分散され、約１４ＭＨｚだけ第３図よりも高速化
される。なお、カウンタのビット数が増えても遅延時間
をそのぶん分散させれば動作周波数が低くなることはな
い。
＋２．５＋１．５）＝８３ＭＨｚこのように、第１図に
よれば、組み合わせ回路にＦＦ３を追加したので、遅延
時間が分散され、約１４ＭＨｚだけ第３図よりも高速化
される。なお、カウンタのビット数が増えても遅延時間
をそのぶん分散させれば動作周波数が低くなることはな
い。
第１図はこの発明による同期式カウンタの構成図、第２
図は第１図のタイムチャート、第３図は従来技術による
同期式カウンタの構成図、第４図は第３図のタイムチャ
ート、第５図は第３図のクロックが高速化されたときの
タイムチャートであ１Ａ〜ＩＣ・・・・・・ＡＮＤゲー
ト、２・・団・インバータ、３・・・・・・ＦＦ（フリ
ップフロップ）、４Ａ〜４Ｃ・・・・・・ＥＸ−ＯＲ（
排他的論理和回路）、５八〜５Ｂ・・・・・・ＦＦ、６
・・・・・・クロック入力端子、７Ａ〜７Ｄ・・・・・
・カウンタ８力。 代理人 弁理士 小 俣 欽 司 第１図
図は第１図のタイムチャート、第３図は従来技術による
同期式カウンタの構成図、第４図は第３図のタイムチャ
ート、第５図は第３図のクロックが高速化されたときの
タイムチャートであ１Ａ〜ＩＣ・・・・・・ＡＮＤゲー
ト、２・・団・インバータ、３・・・・・・ＦＦ（フリ
ップフロップ）、４Ａ〜４Ｃ・・・・・・ＥＸ−ＯＲ（
排他的論理和回路）、５八〜５Ｂ・・・・・・ＦＦ、６
・・・・・・クロック入力端子、７Ａ〜７Ｄ・・・・・
・カウンタ８力。 代理人 弁理士 小 俣 欽 司 第１図
Claims (1)
- 【特許請求の範囲】 １、第１の複数のフリップフロップの状態から２クロッ
ク以上先の状態を準備する第１の組み合わせ回路と、 第１の組み合わせ回路の結果をクロックに同期して遅ら
せる第２のフリップフロップと、第２のフリップフロッ
プの出力から１クロック先の状態を準備する第２の組み
合わせ回路とを備えることを特徴とする同期式カウンタ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2313465A JP3015454B2 (ja) | 1990-11-19 | 1990-11-19 | 同期式カウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2313465A JP3015454B2 (ja) | 1990-11-19 | 1990-11-19 | 同期式カウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04183116A true JPH04183116A (ja) | 1992-06-30 |
| JP3015454B2 JP3015454B2 (ja) | 2000-03-06 |
Family
ID=18041633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2313465A Expired - Lifetime JP3015454B2 (ja) | 1990-11-19 | 1990-11-19 | 同期式カウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3015454B2 (ja) |
-
1990
- 1990-11-19 JP JP2313465A patent/JP3015454B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3015454B2 (ja) | 2000-03-06 |
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