JPH0418345B2 - - Google Patents
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- JPH0418345B2 JPH0418345B2 JP59108259A JP10825984A JPH0418345B2 JP H0418345 B2 JPH0418345 B2 JP H0418345B2 JP 59108259 A JP59108259 A JP 59108259A JP 10825984 A JP10825984 A JP 10825984A JP H0418345 B2 JPH0418345 B2 JP H0418345B2
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Description
【発明の詳細な説明】
［発明の技術分野］
本発明はデータ処理分野に係り、特に、新規な
全浮動小数点ベクトルプロセツサに関する。
全浮動小数点ベクトルプロセツサに関する。
［発明の背景］
可能な限り迅速な計算スループツトを得るため
に、デイジタル計算機のアーキテクチヤは、一般
に、並列処理技法またはパイプライン処理技法
と、最も早く利用でき価格性能比の互いハードウ
エアとを用いる。並列処理は、同時作動する複数
の算術論理演算ユニツト間で処理すべきデータを
分割することによつて、使用される個々の同時作
動の算術論理演算ユニツトの数によつて定まる係
数だけ速い処理を得る。パイプライン処理は、算
出されるべき関数を直列接続されラツチされた複
数のパイプラインステージで行われる可分演算に
分割する。処理されるべきデータは、パイプライ
ンを通じて流されることにより、使用されたパイ
プラインステージの数により定まる係数だけ速く
処理される。
に、デイジタル計算機のアーキテクチヤは、一般
に、並列処理技法またはパイプライン処理技法
と、最も早く利用でき価格性能比の互いハードウ
エアとを用いる。並列処理は、同時作動する複数
の算術論理演算ユニツト間で処理すべきデータを
分割することによつて、使用される個々の同時作
動の算術論理演算ユニツトの数によつて定まる係
数だけ速い処理を得る。パイプライン処理は、算
出されるべき関数を直列接続されラツチされた複
数のパイプラインステージで行われる可分演算に
分割する。処理されるべきデータは、パイプライ
ンを通じて流されることにより、使用されたパイ
プラインステージの数により定まる係数だけ速く
処理される。
ベクトルプロセツサは、集合群またはベクトル
群に配列された複数のデータブロツクについて計
算集中関数の繰返し算出を必要とする重要なクラ
スの問題に一般に用いられる。上記機械によれ
ば、パイプラインは、代表的な場合、順次入力さ
れるデータベクトルについて算出されるべく予め
選択された一の関数にそれぞれ対応する複数のア
ーキテクチヤの１つとして構成されうる。公知の
ベクトルプロセツサによれば、ベクトルデータの
入出力、ベクトルデータのアドレス生成、およ
び、パイプライン制御が相互依存的に行われる。
これは、システムスループツトに対する重大な妨
げとなる。また、システムスループツトは、なに
よりも、全てのアドレスの全ての絶対値に対す
る、記憶サイクルのタイミングの依存性によつ
て、および、算出されるべき複数の関数の各々に
ついて、パイプラインの全てのアーキテクチヤが
全てのパイプライン形算術演算ユニツトの100％
利用を達成しないことによつて小さくなる。
群に配列された複数のデータブロツクについて計
算集中関数の繰返し算出を必要とする重要なクラ
スの問題に一般に用いられる。上記機械によれ
ば、パイプラインは、代表的な場合、順次入力さ
れるデータベクトルについて算出されるべく予め
選択された一の関数にそれぞれ対応する複数のア
ーキテクチヤの１つとして構成されうる。公知の
ベクトルプロセツサによれば、ベクトルデータの
入出力、ベクトルデータのアドレス生成、およ
び、パイプライン制御が相互依存的に行われる。
これは、システムスループツトに対する重大な妨
げとなる。また、システムスループツトは、なに
よりも、全てのアドレスの全ての絶対値に対す
る、記憶サイクルのタイミングの依存性によつ
て、および、算出されるべき複数の関数の各々に
ついて、パイプラインの全てのアーキテクチヤが
全てのパイプライン形算術演算ユニツトの100％
利用を達成しないことによつて小さくなる。
［発明の概要］
本発明の新規ベクトルプロセツサは、並列アー
キテクチヤおよびパイプラインアーキテクチヤを
組合せることにより、固定小数点フオーマツト、
または、浮動小数点フオーマツトを有するベクト
ルデータについて複数の計算集中関数を算出しう
るシステムであつて、比較的安価なハードウエア
構成と直進ソフトウエアアプローチとを伴う方法
で大きなデータスループツトを与えるシステムを
提供する。本発明の全浮動小数点ベクトルプロセ
ツサは、多重プロセツサ密結合モード、多重プロ
セツサ疎結合資源共有モード、非結合単一プロセ
ツサ単体モードの１つとして多重モード演算を行
いうる。本発明の浮動小数点ベクトルプロセツサ
は、パイプライン形算術論理演算ユニツトと、ビ
ツトスライス形アドレス生成器と、局部ベクトル
データメモリと、ユーザ透過形並列アーキテクチ
ヤとして構成されたマスタ処理ユニツトとを含
み、ベクトルデータ読取り書き込みアドレス生成
と、パイプライン制御用マイクロコードと、ベク
トルデータ入出力と、オンザフライフオーマツト
変換とを同時に供給するように動作する。マスタ
処理ユニツトにより制御されるビツトスライス形
アドレス生成器は、各クロツクパルスの生成直後
に、パイプライン内に流れ込むべき次のデータベ
クトルに対してアドレスを与える。アドレス生成
器とマスタ処理ユニツトとの両方によつて制御さ
れるパイプライン制御用シーケンサは、各クロツ
クパルスの生成直後に、該クロツクパルスに対応
する、関数算出相に対して、パイプライン形算術
論理演算ユニツトを構成する次の出力コードを同
期供給するように動作する。データは、アドレス
生成器によつて該データのため指定されたデータ
メモリ内の読出しデータアドレス記憶個所からパ
イプライン形算術論理ユニツト内での算出のため
に、逐次的に読出され、関数算出後、パイプライ
ン制御用シーケンサの制御によりアドレス生成器
によつて上記データのため指定された、データメ
モリ内の書込みデータアドレスへ再び書込まれ
る。パイプライン形算術論理ユニツトは、Ｍおよ
びＺと名付けられた一対のレジスタフアイルと、
ユーザ選択形固定小数点もしくは浮動小数点フオ
ーマツト乗算器と、ユーザ選択形固定小数点もし
くは浮動小数点フオーマツト算術論理演算ユニツ
トとを含む。上記ＭレジスタフアイルおよびＺレ
ジスタフアイルは、パイプライン制御用シーケン
サの制御によつて選択可能なフイードフオワード
路とフイードバツク路の両方とを含む手段によつ
て選択的に接続される。各クロツクパルスの生成
時に、Ｍレジスタフアイル、および、Ｚレジスタ
フアイルの各々は、２つの読出しと２つの書込み
とを行い、該書込みの一方は、読出し用に指定さ
れたアドレスへ行われる。直接メモリアドレス指
定とプログラム形入出力とが、データメモリに対
するベクトルデータの入出力のために用いられ
る。特に、非結合単体モード中の全浮動小数点ベ
クトルプロセツサの独立演算用に、RS−232形イ
ンタフエースが設けられ、また、特に、疎結合資
源共有モード中の外部周辺装置へマスタ処理ユニ
ツトをインタフエースを介して接続するためにマ
ルチバス形インタフエースが設けられ、また、特
に、密結合モード中の演算のために、マスタ処理
ユニツトを汎用ホストコンピユータにインタフエ
ースを介して接続するためにユニバスインタフエ
ースが設けられている。例えば、入力信号プロセ
ツサ、および、出力表示図形処理のようなアナロ
グ装置にデータメモリをインタフエースを介して
接続するために、２個の補助入出力ポートが設け
られている。データメモリは、スタテイツク
RAMと比較的安価で広バンド幅のインターリー
ブドダイナミツクRAMとを含む。
キテクチヤおよびパイプラインアーキテクチヤを
組合せることにより、固定小数点フオーマツト、
または、浮動小数点フオーマツトを有するベクト
ルデータについて複数の計算集中関数を算出しう
るシステムであつて、比較的安価なハードウエア
構成と直進ソフトウエアアプローチとを伴う方法
で大きなデータスループツトを与えるシステムを
提供する。本発明の全浮動小数点ベクトルプロセ
ツサは、多重プロセツサ密結合モード、多重プロ
セツサ疎結合資源共有モード、非結合単一プロセ
ツサ単体モードの１つとして多重モード演算を行
いうる。本発明の浮動小数点ベクトルプロセツサ
は、パイプライン形算術論理演算ユニツトと、ビ
ツトスライス形アドレス生成器と、局部ベクトル
データメモリと、ユーザ透過形並列アーキテクチ
ヤとして構成されたマスタ処理ユニツトとを含
み、ベクトルデータ読取り書き込みアドレス生成
と、パイプライン制御用マイクロコードと、ベク
トルデータ入出力と、オンザフライフオーマツト
変換とを同時に供給するように動作する。マスタ
処理ユニツトにより制御されるビツトスライス形
アドレス生成器は、各クロツクパルスの生成直後
に、パイプライン内に流れ込むべき次のデータベ
クトルに対してアドレスを与える。アドレス生成
器とマスタ処理ユニツトとの両方によつて制御さ
れるパイプライン制御用シーケンサは、各クロツ
クパルスの生成直後に、該クロツクパルスに対応
する、関数算出相に対して、パイプライン形算術
論理演算ユニツトを構成する次の出力コードを同
期供給するように動作する。データは、アドレス
生成器によつて該データのため指定されたデータ
メモリ内の読出しデータアドレス記憶個所からパ
イプライン形算術論理ユニツト内での算出のため
に、逐次的に読出され、関数算出後、パイプライ
ン制御用シーケンサの制御によりアドレス生成器
によつて上記データのため指定された、データメ
モリ内の書込みデータアドレスへ再び書込まれ
る。パイプライン形算術論理ユニツトは、Ｍおよ
びＺと名付けられた一対のレジスタフアイルと、
ユーザ選択形固定小数点もしくは浮動小数点フオ
ーマツト乗算器と、ユーザ選択形固定小数点もし
くは浮動小数点フオーマツト算術論理演算ユニツ
トとを含む。上記ＭレジスタフアイルおよびＺレ
ジスタフアイルは、パイプライン制御用シーケン
サの制御によつて選択可能なフイードフオワード
路とフイードバツク路の両方とを含む手段によつ
て選択的に接続される。各クロツクパルスの生成
時に、Ｍレジスタフアイル、および、Ｚレジスタ
フアイルの各々は、２つの読出しと２つの書込み
とを行い、該書込みの一方は、読出し用に指定さ
れたアドレスへ行われる。直接メモリアドレス指
定とプログラム形入出力とが、データメモリに対
するベクトルデータの入出力のために用いられ
る。特に、非結合単体モード中の全浮動小数点ベ
クトルプロセツサの独立演算用に、RS−232形イ
ンタフエースが設けられ、また、特に、疎結合資
源共有モード中の外部周辺装置へマスタ処理ユニ
ツトをインタフエースを介して接続するためにマ
ルチバス形インタフエースが設けられ、また、特
に、密結合モード中の演算のために、マスタ処理
ユニツトを汎用ホストコンピユータにインタフエ
ースを介して接続するためにユニバスインタフエ
ースが設けられている。例えば、入力信号プロセ
ツサ、および、出力表示図形処理のようなアナロ
グ装置にデータメモリをインタフエースを介して
接続するために、２個の補助入出力ポートが設け
られている。データメモリは、スタテイツク
RAMと比較的安価で広バンド幅のインターリー
ブドダイナミツクRAMとを含む。
［実施例］
以下、添付図面を参照して本発明の実施例につ
いて詳細に説明する。
いて詳細に説明する。
図１において、１０は、本発明の新規な浮動小
数点ベクトルプロセツサの機能ブロツク線図であ
る。浮動小数点ベクトルプロセツサ１０は、マス
タ処理ユニツト（MPU）１２（好ましくはモト
ローラMC68000チツプ）を含む。マスタ処理ユ
ニツト１２は、マスタ処理ユニツトのアドレスバ
ス１６とマスタ処理ユニツトのデータバス１８と
を介して、データメモリ（DM）周辺装置１４に
記憶域が割当てられ、記憶域が割当てられたパイ
プライン形算術演算ユニツト制御装置（PAUC）
２０に記憶域が割当てられる。データメモリ１４
は、好ましくは、広記憶バンド幅を有する、後述
のスタテイツクRAMおよび／またはインタリー
ブドダイナミツクRAMである。データメモリの
アドレス（DMA）バス２２、データメモリの入
力（DMI）バス２４、および、データメモリの
出力（DMO）バス２６は、通常の態様でデータ
メモリ１４に接続されている。マスタ処理ユニツ
トのアドレスバス１６は、データメモリのアドレ
スバス２２、および、パイプライン形算術演算ユ
ニツト制御装置２０に結合されている。マスタ処
理ユニツトのデータバス１８は、データメモリの
入力バス２４、データメモリの出力バス２６、お
よび、パイプライン形算術演算ユニツト制御装置
２０に接続されている。マスタ処理ユニツト１
２、データメモリ１４、パイプライン形算術演算
ユニツト制御装置２０、および、後述するパイプ
ライン形算術演算ユニツト３６に結合されたクロ
ツク２５は、通常の態様で動作することにより、
システムタイミングを制御するためのクロツク信
号を供給する。
数点ベクトルプロセツサの機能ブロツク線図であ
る。浮動小数点ベクトルプロセツサ１０は、マス
タ処理ユニツト（MPU）１２（好ましくはモト
ローラMC68000チツプ）を含む。マスタ処理ユ
ニツト１２は、マスタ処理ユニツトのアドレスバ
ス１６とマスタ処理ユニツトのデータバス１８と
を介して、データメモリ（DM）周辺装置１４に
記憶域が割当てられ、記憶域が割当てられたパイ
プライン形算術演算ユニツト制御装置（PAUC）
２０に記憶域が割当てられる。データメモリ１４
は、好ましくは、広記憶バンド幅を有する、後述
のスタテイツクRAMおよび／またはインタリー
ブドダイナミツクRAMである。データメモリの
アドレス（DMA）バス２２、データメモリの入
力（DMI）バス２４、および、データメモリの
出力（DMO）バス２６は、通常の態様でデータ
メモリ１４に接続されている。マスタ処理ユニツ
トのアドレスバス１６は、データメモリのアドレ
スバス２２、および、パイプライン形算術演算ユ
ニツト制御装置２０に結合されている。マスタ処
理ユニツトのデータバス１８は、データメモリの
入力バス２４、データメモリの出力バス２６、お
よび、パイプライン形算術演算ユニツト制御装置
２０に接続されている。マスタ処理ユニツト１
２、データメモリ１４、パイプライン形算術演算
ユニツト制御装置２０、および、後述するパイプ
ライン形算術演算ユニツト３６に結合されたクロ
ツク２５は、通常の態様で動作することにより、
システムタイミングを制御するためのクロツク信
号を供給する。
パイプライン形算術演算ユニツト制御装置２０
は、A.G.と名付けられた後述のアドレス生成器
２８を含み、このアドレス生成器２８は、データ
メモリ１４に記憶サイクル毎に一度アドレスを与
えるため、データメモリのアドレスバス２２に接
続されている。アドレス生成器２８は、破線３２
で図式的に示されているように、P.C.S.と名付け
られた後述のパイプライン制御用シーケンサ３１
に密結合されている。パイプライン制御用シーケ
ンサ３１は、命令バス３４を介して各（CLK）
クロツクパルス毎に一度命令を与えるように動作
する。後述のパイプライン形算術演算ユニツト３
６は、パイプライン制御用シーケンサ３０の命令
バス３４、データメモリの出力バス２６、およ
び、データメモリの入力バス２４に接続されてい
る。後に詳述するように、１記憶サイクルは、好
ましくは、２個のクロツクパルスに等しい。
は、A.G.と名付けられた後述のアドレス生成器
２８を含み、このアドレス生成器２８は、データ
メモリ１４に記憶サイクル毎に一度アドレスを与
えるため、データメモリのアドレスバス２２に接
続されている。アドレス生成器２８は、破線３２
で図式的に示されているように、P.C.S.と名付け
られた後述のパイプライン制御用シーケンサ３１
に密結合されている。パイプライン制御用シーケ
ンサ３１は、命令バス３４を介して各（CLK）
クロツクパルス毎に一度命令を与えるように動作
する。後述のパイプライン形算術演算ユニツト３
６は、パイプライン制御用シーケンサ３０の命令
バス３４、データメモリの出力バス２６、およ
び、データメモリの入力バス２４に接続されてい
る。後に詳述するように、１記憶サイクルは、好
ましくは、２個のクロツクパルスに等しい。
入出力（Ｉ／Ｏ）能力は、データメモリ１４に
接続された複数の補助入出力ポート４０とRS−
232形シリアルポート３８と、ユニバス
（UNIBUS）または他の標準ホストインターフエ
ース４２と、マルチバス（MULTIBUS）インタ
フエース４４とを含む。RS−232形シリアルポー
ト３８は、マスタ処理ユニツト１２のアドレスバ
ス１６、および、データバス１８に動作的に接続
されており、19.2Kボーまでのユーザ選択形伝送
速度を提供する。ホストユニバス入出力インタフ
エース４２は、通常の直接メモリアドレス
（DMA）、および、プログラム形入出力（PIO）
制御装置４８に通常の方法で接続されている。マ
ルチバスインタフエース４４は、マスタ処理ユニ
ツト１２のアドレスバス１６、および、データバ
ス１８に動作的に接続されている。マスタ処理ユ
ニツトのアドレスバス１６、および、マスタ処理
ユニツトのデータバス１８に接続されたメモリ制
御装置４９は、システムに、マスタ処理ユニツト
１２のプログラムメモリ、データメモリ１４、ア
ドレス生成器２８の制御記憶装置、パイプライン
制御用シーケンサ３１の制御記憶装置、マルチバ
スインタフエース４４、および、ユニバス入出力
インタフエース４２の選択された複数対の間での
データ移動能力を与える。補助入出力ポート４０
は、好ましくは、所望であれば、１個の32ビツト
チヤンネルを形成するように組合わせうる２本の
6.00Mhzの双方向性16ビツトデータチヤンネルで
ある。２本の16ビツトの双方向性データチヤンネ
ル、または、組合わされた32ビツトチヤンネル
は、データメモリ１４と、信号処理用Ａ／Ｄコン
バータ、および／または、図形表示装置のための
外部接続用、および／または、他の処理ユニツト
との間でのデータ伝送用のデータモデムに至る
Ｄ／Ａコンバータ（いずれも図示せず）のような
外部接続用機器との間にバツフア付直接メモリア
ドレスのアクセスを形成する。ユニバスインタフ
エース４２は、現在最も普及している汎用デイジ
タル計算機に対する完全な直接メモリアドレス
形、および、プログラム形入出力アクセスとな
る。マルチバスインタフエース４４は、磁気デイ
スク、磁気テープ、画像表示装置、他の処理ユニ
ツト、他のベクトルプロセツサ、および、特に構
内通信網（LAN）（いずれも図示せず）に接続す
るのに適した500Khzの、双方向性、直接データ、
プログラムおよび制御入出力バスとなる。
接続された複数の補助入出力ポート４０とRS−
232形シリアルポート３８と、ユニバス
（UNIBUS）または他の標準ホストインターフエ
ース４２と、マルチバス（MULTIBUS）インタ
フエース４４とを含む。RS−232形シリアルポー
ト３８は、マスタ処理ユニツト１２のアドレスバ
ス１６、および、データバス１８に動作的に接続
されており、19.2Kボーまでのユーザ選択形伝送
速度を提供する。ホストユニバス入出力インタフ
エース４２は、通常の直接メモリアドレス
（DMA）、および、プログラム形入出力（PIO）
制御装置４８に通常の方法で接続されている。マ
ルチバスインタフエース４４は、マスタ処理ユニ
ツト１２のアドレスバス１６、および、データバ
ス１８に動作的に接続されている。マスタ処理ユ
ニツトのアドレスバス１６、および、マスタ処理
ユニツトのデータバス１８に接続されたメモリ制
御装置４９は、システムに、マスタ処理ユニツト
１２のプログラムメモリ、データメモリ１４、ア
ドレス生成器２８の制御記憶装置、パイプライン
制御用シーケンサ３１の制御記憶装置、マルチバ
スインタフエース４４、および、ユニバス入出力
インタフエース４２の選択された複数対の間での
データ移動能力を与える。補助入出力ポート４０
は、好ましくは、所望であれば、１個の32ビツト
チヤンネルを形成するように組合わせうる２本の
6.00Mhzの双方向性16ビツトデータチヤンネルで
ある。２本の16ビツトの双方向性データチヤンネ
ル、または、組合わされた32ビツトチヤンネル
は、データメモリ１４と、信号処理用Ａ／Ｄコン
バータ、および／または、図形表示装置のための
外部接続用、および／または、他の処理ユニツト
との間でのデータ伝送用のデータモデムに至る
Ｄ／Ａコンバータ（いずれも図示せず）のような
外部接続用機器との間にバツフア付直接メモリア
ドレスのアクセスを形成する。ユニバスインタフ
エース４２は、現在最も普及している汎用デイジ
タル計算機に対する完全な直接メモリアドレス
形、および、プログラム形入出力アクセスとな
る。マルチバスインタフエース４４は、磁気デイ
スク、磁気テープ、画像表示装置、他の処理ユニ
ツト、他のベクトルプロセツサ、および、特に構
内通信網（LAN）（いずれも図示せず）に接続す
るのに適した500Khzの、双方向性、直接データ、
プログラムおよび制御入出力バスとなる。
システム１０は、密結合モード、疎結合モード
および非結合モードのうち１つの多重モード演算
を行うことができる。密結合モードによれば、シ
ステム１０は、ユニバス入出力インタフエース４
２を介して、ホスト計算機（図示せず）にインタ
フエースを介して接続されている。ホスト計算機
内に存在するソフトウエアは、システムのデータ
収集、パイプライン形算術演算ユニツト３６内で
の関数算出、および、ホスト計算機への出力デー
タ書込みを制御する。疎結合モードによれば、シ
ステム１０は、代表的な場合、補助入出力ポート
４０、または、マルチバスインタフエース４４を
経て直接メモリアドレス入出力により得られたデ
ータを処理する。システム１０は、ソフトウエア
がユニバスインタフエース４２を介して、また
は、マルチバスインタフエース４４を介してダウ
ンロードされた後、マスタ処理ユニツト１２内蔵
ソフトウエアにより動作可能となり、補助入出力
ポート４０、または、マルチバスインタフエース
４４を介して直接メモリアドレス、および／また
は、プログラム形入出力により得られたデータを
処理できる。非結合単体モードによれば、システ
ム１０自体が内臓ソフトウエアに基づいて、関数
算出、および、データ入出力を行う。非結合単体
モードによれば、ソフトウエアは、RS−232形シ
リアルライン３８を介して、マスタ処理ユニツト
１２のプログラマブルメモリ内にロードされる。
データは、再び、補助入出力インタフエース４
０、または、マルチバスインタフエース４４を介
して供給される。
および非結合モードのうち１つの多重モード演算
を行うことができる。密結合モードによれば、シ
ステム１０は、ユニバス入出力インタフエース４
２を介して、ホスト計算機（図示せず）にインタ
フエースを介して接続されている。ホスト計算機
内に存在するソフトウエアは、システムのデータ
収集、パイプライン形算術演算ユニツト３６内で
の関数算出、および、ホスト計算機への出力デー
タ書込みを制御する。疎結合モードによれば、シ
ステム１０は、代表的な場合、補助入出力ポート
４０、または、マルチバスインタフエース４４を
経て直接メモリアドレス入出力により得られたデ
ータを処理する。システム１０は、ソフトウエア
がユニバスインタフエース４２を介して、また
は、マルチバスインタフエース４４を介してダウ
ンロードされた後、マスタ処理ユニツト１２内蔵
ソフトウエアにより動作可能となり、補助入出力
ポート４０、または、マルチバスインタフエース
４４を介して直接メモリアドレス、および／また
は、プログラム形入出力により得られたデータを
処理できる。非結合単体モードによれば、システ
ム１０自体が内臓ソフトウエアに基づいて、関数
算出、および、データ入出力を行う。非結合単体
モードによれば、ソフトウエアは、RS−232形シ
リアルライン３８を介して、マスタ処理ユニツト
１２のプログラマブルメモリ内にロードされる。
データは、再び、補助入出力インタフエース４
０、または、マルチバスインタフエース４４を介
して供給される。
非結合単体モード、疎結合モード、または、密
結合モードのいずれか１つによれば、マスタ処理
ユニツト１２は、直接メモリアドレス、および、
プログラム形入出力制御装置４８を使用可能に
し、選択されたモードに従つて、処理されるべき
データを補助入出力インタフエース４０、ホスト
入出力インタフエース４２、および、マルチバス
入出力インタフエース４４の１つからデータメモ
リ１４に直接書込ませるように動作する。マスタ
処理ユニツト１２は、直接メモリアドレス指定と
同時に、パイプライン形算術演算ユニツト制御装
置２０を使用可能にし、マスタ処理ユニツトのア
ドレスバス１６、および、マスタ処理ユニツトの
データバス１８を使用して、アドレス生成器の命
令をアドレス生成器の後述のRAM内の指定され
たアドレスに書込む。これにより、マスタ処理ユ
ニツト１２は、マスタ処理ユニツトのアドレスバ
ス１６およびデータバス１８を介して、プログラ
ム制御用シーケンサの後述のRAM内にパイプラ
イン制御用シーケンサのマイクロ命令を書込み、
アドレス生成器２８とパイプライン制御用シーケ
ンサ３１との両方の開始アドレス、および、マス
タ処理ユニツトのアドレスバス１６、および、マ
スタ処理ユニツトデータバス１８を介して、アド
レス生成時に使用するパラメータ値をアドレス生
成器２８のレジスタに書込むように操作されう
る。
結合モードのいずれか１つによれば、マスタ処理
ユニツト１２は、直接メモリアドレス、および、
プログラム形入出力制御装置４８を使用可能に
し、選択されたモードに従つて、処理されるべき
データを補助入出力インタフエース４０、ホスト
入出力インタフエース４２、および、マルチバス
入出力インタフエース４４の１つからデータメモ
リ１４に直接書込ませるように動作する。マスタ
処理ユニツト１２は、直接メモリアドレス指定と
同時に、パイプライン形算術演算ユニツト制御装
置２０を使用可能にし、マスタ処理ユニツトのア
ドレスバス１６、および、マスタ処理ユニツトの
データバス１８を使用して、アドレス生成器の命
令をアドレス生成器の後述のRAM内の指定され
たアドレスに書込む。これにより、マスタ処理ユ
ニツト１２は、マスタ処理ユニツトのアドレスバ
ス１６およびデータバス１８を介して、プログラ
ム制御用シーケンサの後述のRAM内にパイプラ
イン制御用シーケンサのマイクロ命令を書込み、
アドレス生成器２８とパイプライン制御用シーケ
ンサ３１との両方の開始アドレス、および、マス
タ処理ユニツトのアドレスバス１６、および、マ
スタ処理ユニツトデータバス１８を介して、アド
レス生成時に使用するパラメータ値をアドレス生
成器２８のレジスタに書込むように操作されう
る。
上述の初期化シーケンスを行つた後に、マスタ
処理ユニツト１２は、アドレス生成器２８を始動
する。これにより、アドレス生成器２８は、アド
レス生成器の始動レジスタ内に指定されたアドレ
ス生成器の制御ループの開始アドレスに飛越し、
その飛越し点に指定されたアドレス生成器の制御
アルゴリズムの実行を開始し、各記憶サイクルの
間に、データメモリのアドレスバス２２上にアド
レスを生成するように動作する。上記各アドレス
によつて指定された後述のデータ値の対は、デー
タメモリ１４からデータメモリの出力バス２６上
に書出される。データがアドレス指定されデータ
メモリのアドレスバス２６上に書出されるのに要
する時間に一致するように選択された所定の時間
遅れ後に、アドレス生成器２８は、パイプライン
制御用シーケンサ３１を使用可能にする制御信号
を供給し、パイプライン形算術演算ユニツト３６
内で関数が算出されるように開始アドレスをパイ
プライン制御用シーケンサ３１にロードする。こ
れにより、パイプライン制御用シーケンサ３１
は、指定された開始アドレスに飛越し、各クロツ
クパルス毎にパイプライン形算術演算ユニツト３
６を制御するためにバス３４を介して順次マイク
ロ命令を供給するように動作する。パイプライン
制御用シーケンサ３１およびアドレス生成器２８
は、パイプライン形算術演算ユニツト３６に入力
される、同期された、複数のマイクロ命令および
複数のデータ値を同時に供給する。データは、マ
イクロ命令によつて制御可能に構成されたパイプ
ライン形算術演算ユニツト３６内を流される。選
択された関数算出が完了した後、算出された関数
を表わすデータがデータメモリの入力バス２４を
介してデータメモリ１４内に再び書込まれる。こ
の後、同一関数は、新しいデータについて繰返し
算出されうる。他の関数算出をしなければならな
い場合には、マスタ処理ユニツト１２は、アドレ
ス生成器２８を使用可能とし、算出されるように
新に選択された関数の初期命令の記憶個所に対応
する開始アドレスをパイプライン制御用シーケン
サの開始アドレスレジスタ内にロードさせる。こ
の処理過程は、繰返される。
処理ユニツト１２は、アドレス生成器２８を始動
する。これにより、アドレス生成器２８は、アド
レス生成器の始動レジスタ内に指定されたアドレ
ス生成器の制御ループの開始アドレスに飛越し、
その飛越し点に指定されたアドレス生成器の制御
アルゴリズムの実行を開始し、各記憶サイクルの
間に、データメモリのアドレスバス２２上にアド
レスを生成するように動作する。上記各アドレス
によつて指定された後述のデータ値の対は、デー
タメモリ１４からデータメモリの出力バス２６上
に書出される。データがアドレス指定されデータ
メモリのアドレスバス２６上に書出されるのに要
する時間に一致するように選択された所定の時間
遅れ後に、アドレス生成器２８は、パイプライン
制御用シーケンサ３１を使用可能にする制御信号
を供給し、パイプライン形算術演算ユニツト３６
内で関数が算出されるように開始アドレスをパイ
プライン制御用シーケンサ３１にロードする。こ
れにより、パイプライン制御用シーケンサ３１
は、指定された開始アドレスに飛越し、各クロツ
クパルス毎にパイプライン形算術演算ユニツト３
６を制御するためにバス３４を介して順次マイク
ロ命令を供給するように動作する。パイプライン
制御用シーケンサ３１およびアドレス生成器２８
は、パイプライン形算術演算ユニツト３６に入力
される、同期された、複数のマイクロ命令および
複数のデータ値を同時に供給する。データは、マ
イクロ命令によつて制御可能に構成されたパイプ
ライン形算術演算ユニツト３６内を流される。選
択された関数算出が完了した後、算出された関数
を表わすデータがデータメモリの入力バス２４を
介してデータメモリ１４内に再び書込まれる。こ
の後、同一関数は、新しいデータについて繰返し
算出されうる。他の関数算出をしなければならな
い場合には、マスタ処理ユニツト１２は、アドレ
ス生成器２８を使用可能とし、算出されるように
新に選択された関数の初期命令の記憶個所に対応
する開始アドレスをパイプライン制御用シーケン
サの開始アドレスレジスタ内にロードさせる。こ
の処理過程は、繰返される。
図２において、５０は、本発明の全浮動小数点
ベクトルプロセツサのパイプライン形算術演算ユ
ニツト制御装置のブロツク線図である。パイプラ
イン形算術演算ユニツト制御装置５０は、破線ブ
ロツク５２で表わされたアドレス生成器（A.G.）
を含み、該アドレス生成器は、破線ブロツク５４
によつて表わされたパイプライン制御用シーケン
サ（P.C.S.）に結合されている。アドレス生成器
５２は、マスタプ処理ユニツト１２（図１参照）
からアルゴリズムパラメータが入力され、パイプ
ラインデータ書込み、および、読取りのために、
データメモリ５８に、同期化された複数のメモリ
アドレスを供給する。アドレス生成器５２は、算
術論理演算ユニツト５６（好ましくは、複数の
2901ビツトスライス形チツプ）を含む。この算術
論理演算ユニツト５６は、パイプライン内に流し
込まれるべきデータ値の記憶個所を指定するデー
タメモリの複数の読取りアドレスを順次供給し、
関数算出後に、パイプライン出力データ値が書込
まれるデータメモリ書込み位置を指定する複数の
データメモリ書込みアドレスを順次供給する。算
術論理演算ユニツト５６のレジスタは、上記初期
化シーケンス中、マスタ処理ユニツトのアドレス
バス１６、および、マスタ処理ユニツトのデータ
バス１８を介して、アドレス生成時に使用される
パラメータ値がロードされる。
ベクトルプロセツサのパイプライン形算術演算ユ
ニツト制御装置のブロツク線図である。パイプラ
イン形算術演算ユニツト制御装置５０は、破線ブ
ロツク５２で表わされたアドレス生成器（A.G.）
を含み、該アドレス生成器は、破線ブロツク５４
によつて表わされたパイプライン制御用シーケン
サ（P.C.S.）に結合されている。アドレス生成器
５２は、マスタプ処理ユニツト１２（図１参照）
からアルゴリズムパラメータが入力され、パイプ
ラインデータ書込み、および、読取りのために、
データメモリ５８に、同期化された複数のメモリ
アドレスを供給する。アドレス生成器５２は、算
術論理演算ユニツト５６（好ましくは、複数の
2901ビツトスライス形チツプ）を含む。この算術
論理演算ユニツト５６は、パイプライン内に流し
込まれるべきデータ値の記憶個所を指定するデー
タメモリの複数の読取りアドレスを順次供給し、
関数算出後に、パイプライン出力データ値が書込
まれるデータメモリ書込み位置を指定する複数の
データメモリ書込みアドレスを順次供給する。算
術論理演算ユニツト５６のレジスタは、上記初期
化シーケンス中、マスタ処理ユニツトのアドレス
バス１６、および、マスタ処理ユニツトのデータ
バス１８を介して、アドレス生成時に使用される
パラメータ値がロードされる。
実行のために、算術論理演算ユニツト５６には
命令レジスタデコーダ６０から複数の命令が順次
与えられる。命令レジスタデコーダ６０は、アド
レス制御装置６４により制御される、アドレス生
成器の命令制御格納RAM６２から書込まれる。
アドレス制御装置６４（好ましくは、2910チツ
プ）は、RAM６２内に格納された、アドレス生
成器の選択された制御アルゴリズムの全ての命令
のアドレスを順次生成する。上述のように、
RAM６２は、初期化中、マスタ処理ユニツト１
２によつて書込まれ、それぞれが起動ルーチンお
よび終了ルーチンを含むアドレス生成器の複数の
制御ループ用の命令を個々のアドレス指定可能記
憶個所に内蔵する。命令レジスタデコーダ６０
は、フイードバツクループによりアドレス制御装
置６４に接続され、該アドレス制御装置６４は、
現在命令を認識し、該現在命令により、RAM６
２内の選択された制御ループ内の次の命令のアド
レスを生成するように動作する。
命令レジスタデコーダ６０から複数の命令が順次
与えられる。命令レジスタデコーダ６０は、アド
レス制御装置６４により制御される、アドレス生
成器の命令制御格納RAM６２から書込まれる。
アドレス制御装置６４（好ましくは、2910チツ
プ）は、RAM６２内に格納された、アドレス生
成器の選択された制御アルゴリズムの全ての命令
のアドレスを順次生成する。上述のように、
RAM６２は、初期化中、マスタ処理ユニツト１
２によつて書込まれ、それぞれが起動ルーチンお
よび終了ルーチンを含むアドレス生成器の複数の
制御ループ用の命令を個々のアドレス指定可能記
憶個所に内蔵する。命令レジスタデコーダ６０
は、フイードバツクループによりアドレス制御装
置６４に接続され、該アドレス制御装置６４は、
現在命令を認識し、該現在命令により、RAM６
２内の選択された制御ループ内の次の命令のアド
レスを生成するように動作する。
動作において、アドレス生成器５２は、マスタ
処理ユニツト１２（図１参照）によつて使用可能
にされ、アドレス位置ゼロに飛越す。このアドレ
ス位置ゼロには、選択された、実行されるべきア
ルゴリズム制御ループの開始アドレスが、初期化
時に、マスタ処理ユニツトによつて記憶される。
開始アドレスレジスタ内に指定されたアドレスに
対応する命令は、RAM６２から読出され、命令
レジスタデコーダ６０に書込まれる。算術論理演
算ユニツト５６は、この命令を実行し、この命令
によりデータメモリ５８に記憶アドレスを供給す
る。これにより、アドレス制御装置６４は、選択
されたアルゴリズムにより、および、算術論理演
算ユニツト５６からアドレス制御装置６４に供給
される状態情報にしたがつて次位置のアドレス、
または、飛越しアドレスにそのカウントを制御可
能に増分し、算術論理演算ユニツト５６によつて
実行されるべき選択されたアドレス生成器制御ル
ープの次の命令のアドレスをRAM６２に送る。
この処理過程は、繰返される。書込みアドレス先
入れ先出しメモリ（FIFO）６６は、命令レジス
タデコーダ６０に制御され、パイプライン形算術
論理演算ユニツト５６からデータ出力結果が得ら
れデータメモリ５８が書込みを受入れることがで
きるような時刻まで、データメモリの書込みアド
レスを保持するように動作する。読出しアドレス
ラツチ６７は、命令レジスタデコーダ６０に制御
され、データメモリの読出しのためのデータメモ
リの読出しアドレスを保持するように動作する。
処理ユニツト１２（図１参照）によつて使用可能
にされ、アドレス位置ゼロに飛越す。このアドレ
ス位置ゼロには、選択された、実行されるべきア
ルゴリズム制御ループの開始アドレスが、初期化
時に、マスタ処理ユニツトによつて記憶される。
開始アドレスレジスタ内に指定されたアドレスに
対応する命令は、RAM６２から読出され、命令
レジスタデコーダ６０に書込まれる。算術論理演
算ユニツト５６は、この命令を実行し、この命令
によりデータメモリ５８に記憶アドレスを供給す
る。これにより、アドレス制御装置６４は、選択
されたアルゴリズムにより、および、算術論理演
算ユニツト５６からアドレス制御装置６４に供給
される状態情報にしたがつて次位置のアドレス、
または、飛越しアドレスにそのカウントを制御可
能に増分し、算術論理演算ユニツト５６によつて
実行されるべき選択されたアドレス生成器制御ル
ープの次の命令のアドレスをRAM６２に送る。
この処理過程は、繰返される。書込みアドレス先
入れ先出しメモリ（FIFO）６６は、命令レジス
タデコーダ６０に制御され、パイプライン形算術
論理演算ユニツト５６からデータ出力結果が得ら
れデータメモリ５８が書込みを受入れることがで
きるような時刻まで、データメモリの書込みアド
レスを保持するように動作する。読出しアドレス
ラツチ６７は、命令レジスタデコーダ６０に制御
され、データメモリの読出しのためのデータメモ
リの読出しアドレスを保持するように動作する。
パイプライン制御用シーケンサ５４は、パイプ
ライン形算術論理演算ユニツト５６の全ての有り
うる構成のために、全てのレジスタアドレス、お
よび、論理関数制御マイクロコードを供給するよ
うに動作する。パイプライン制御用シーケンサ５
４は、アドレス生成器５２の命令レジスタデコー
ダ６０により制御されるパイプライン制御用シー
ケンサの開始アドレスレジスタ６８を含む。パイ
プライン制御用シーケンサの開始アドレスレジス
タ６８は、パイプライン制御用シーケンサのアド
レスカウンタ７０に接続され、このカウンタ７０
は、パイプライン制御用シーケンサ制御格納
RAM７２に接続されている。パイプライン制御
用シーケンサ制御格納RAM７２の出力端は、ラ
ツチ７４に接続され、このラツチ７４は、52ビツ
ト命令バスを介してパイプライン形算術演算ユニ
ツト７６に接続されている。上述のように、マス
タ処理ユニツト１２（図１参照）は、初期化中、
アドレス生成器のレジスタ（図示せず）に複数の
パイプライン制御用シーケンサ機能の１つの開始
アドレスを書込み、パイプライン制御用シーケン
サ制御格納RAM７２の各アドレス指定可能位置
にパイプライン形算術論理演算ユニツト制御マイ
クロコードを書込む。パイプライン形算術論理演
算ユニツト制御マイクロコードは、パイプライン
制御用シーケンサ制御格納RAM７２の複数の記
憶個所から成る複数のアドレス指定可能ブロツク
中に格納される。各アドレス指定可能ブロツク
は、高速フーリエ変換、マトリクス反転、ベクト
ル乗算、マトリクス乗算および他の関数のような
複数の計算集中関数の１つに対応する。マスタ処
理ユニツト１２（図１参照）は、また、初期化
中、アドレス生成器５２のレジスタ（図示せず）
に後述するカウンタ７５に使用する書込みデータ
先入れ先出しパラメータをロードする。
ライン形算術論理演算ユニツト５６の全ての有り
うる構成のために、全てのレジスタアドレス、お
よび、論理関数制御マイクロコードを供給するよ
うに動作する。パイプライン制御用シーケンサ５
４は、アドレス生成器５２の命令レジスタデコー
ダ６０により制御されるパイプライン制御用シー
ケンサの開始アドレスレジスタ６８を含む。パイ
プライン制御用シーケンサの開始アドレスレジス
タ６８は、パイプライン制御用シーケンサのアド
レスカウンタ７０に接続され、このカウンタ７０
は、パイプライン制御用シーケンサ制御格納
RAM７２に接続されている。パイプライン制御
用シーケンサ制御格納RAM７２の出力端は、ラ
ツチ７４に接続され、このラツチ７４は、52ビツ
ト命令バスを介してパイプライン形算術演算ユニ
ツト７６に接続されている。上述のように、マス
タ処理ユニツト１２（図１参照）は、初期化中、
アドレス生成器のレジスタ（図示せず）に複数の
パイプライン制御用シーケンサ機能の１つの開始
アドレスを書込み、パイプライン制御用シーケン
サ制御格納RAM７２の各アドレス指定可能位置
にパイプライン形算術論理演算ユニツト制御マイ
クロコードを書込む。パイプライン形算術論理演
算ユニツト制御マイクロコードは、パイプライン
制御用シーケンサ制御格納RAM７２の複数の記
憶個所から成る複数のアドレス指定可能ブロツク
中に格納される。各アドレス指定可能ブロツク
は、高速フーリエ変換、マトリクス反転、ベクト
ル乗算、マトリクス乗算および他の関数のような
複数の計算集中関数の１つに対応する。マスタ処
理ユニツト１２（図１参照）は、また、初期化
中、アドレス生成器５２のレジスタ（図示せず）
に後述するカウンタ７５に使用する書込みデータ
先入れ先出しパラメータをロードする。
アドレス生成器５２が順次供給されるデータメ
モリの複数の読出しアドレスの最初の１つを生成
するのに十分な時間を割当てるように選択され、
データメモリがデータメモリの出力バス上の対応
するデータ値を読取りうるように選択された所定
の時間遅れの後、アドレス生成器５２は、パイプ
ライン制御用シーケンサ５４に上述の開始可能信
号を供給し、パイプライン制御用シーケンサ５４
のアドレスレジスタ６８に複数のユーザ選択形関
数の中の選択された一の関数の開始アドレスをロ
ードする。この開始アドレスに対応する命令は、
パイプライン制御用シーケンサの制御格納RAM
７２からマイクロコードラツチ７４内に書込ま
れ、52ビツトマイクロ命令バスを介して、パイプ
ライン形算術論理演算ユニツト７６に入力され
る。このとき、アドレス生成器５２も、カウンタ
７５にアルゴリズム指定データパラメータをロー
ドするとともに、パイプライン制御用シーケンサ
５４のアドレスカウンタ７０を使用可能とする。
これにより、パイプライン制御用シーケンサ５４
のアドレスカウンタ７０は、パイプライン制御用
シーケンサの制御格納RAM７２に開始アドレス
を供給する。この開始アドレスは、マイクロ命令
ラツチ７４に書込まれ、クロツクパルスの読出し
アドレスに対応する、アドレス生成器５２に制御
されてパイプライン形算術論理演算ユニツト７６
に入力されたデータ値と同期して、算出のために
パイプライン形算術論理演算ユニツト７６に52ビ
ツト命令バスを介して入力された第１マイクロコ
ード命令の記憶個所に対応する。各逐次クロツク
パルスによつて、アドレス生成器５２、および、
パイプライン制御用シーケンサ５４は、共働する
ことにより、パイプライン形算術論理演算ユニツ
ト７６に、次のマイクロコード制御語と同期して
次のデータメモリ読出しアドレスを供給する。こ
の処理過程は、パイプライン形算術論理演算ユニ
ツト７６のデータ出力ポートでデータが得られる
まで続く。
モリの複数の読出しアドレスの最初の１つを生成
するのに十分な時間を割当てるように選択され、
データメモリがデータメモリの出力バス上の対応
するデータ値を読取りうるように選択された所定
の時間遅れの後、アドレス生成器５２は、パイプ
ライン制御用シーケンサ５４に上述の開始可能信
号を供給し、パイプライン制御用シーケンサ５４
のアドレスレジスタ６８に複数のユーザ選択形関
数の中の選択された一の関数の開始アドレスをロ
ードする。この開始アドレスに対応する命令は、
パイプライン制御用シーケンサの制御格納RAM
７２からマイクロコードラツチ７４内に書込ま
れ、52ビツトマイクロ命令バスを介して、パイプ
ライン形算術論理演算ユニツト７６に入力され
る。このとき、アドレス生成器５２も、カウンタ
７５にアルゴリズム指定データパラメータをロー
ドするとともに、パイプライン制御用シーケンサ
５４のアドレスカウンタ７０を使用可能とする。
これにより、パイプライン制御用シーケンサ５４
のアドレスカウンタ７０は、パイプライン制御用
シーケンサの制御格納RAM７２に開始アドレス
を供給する。この開始アドレスは、マイクロ命令
ラツチ７４に書込まれ、クロツクパルスの読出し
アドレスに対応する、アドレス生成器５２に制御
されてパイプライン形算術論理演算ユニツト７６
に入力されたデータ値と同期して、算出のために
パイプライン形算術論理演算ユニツト７６に52ビ
ツト命令バスを介して入力された第１マイクロコ
ード命令の記憶個所に対応する。各逐次クロツク
パルスによつて、アドレス生成器５２、および、
パイプライン制御用シーケンサ５４は、共働する
ことにより、パイプライン形算術論理演算ユニツ
ト７６に、次のマイクロコード制御語と同期して
次のデータメモリ読出しアドレスを供給する。こ
の処理過程は、パイプライン形算術論理演算ユニ
ツト７６のデータ出力ポートでデータが得られる
まで続く。
出力データが得られたとき、この出力データ
は、上述のように、先入れ先出し書込み許可カウ
ントダウンカウンタ７５が出力データに与えられ
た最適アルゴリズム指定データパラメータまでカ
ウントダウンしたことと組合わされて、現在マイ
クロコード命令内のパイプライン制御用シーケン
サのビツトの作用によつて書込みデータ先入れ先
出し記憶装置７８に供給される。書込みアドレス
先入れ先出し記憶装置６６が少なくとも１つのア
ドレスを有し、書込みデータ先入れ先出し記憶装
置７８が２以上のデータ出力値を有するとき、出
力データは、書込みアドレス先入れ先出し記憶装
置６６によつて指定されたアドレスを用いて、デ
ータメモリ５８に書込まれる。１個のクロツクパ
ルス生成中に、書込みアドレス先入れ先出し記憶
装置６６、または、書込みデータ先入れ先出し記
憶装置７８内に書込まれたデータは、次のクロツ
クパルス生成中に読み出されうる。書込みデータ
先入れ先出し記憶装置７８は、パイプライン形算
術論理演算ユニツト７６によつて生成されるが、
該書込みデータが生成されたクロツクパルス生成
中は、データメモリ５８が読取りで使用中のため
データメモリ５８に再度書込むことができない書
込みデータを保持するために用いられることが理
解されよう。
は、上述のように、先入れ先出し書込み許可カウ
ントダウンカウンタ７５が出力データに与えられ
た最適アルゴリズム指定データパラメータまでカ
ウントダウンしたことと組合わされて、現在マイ
クロコード命令内のパイプライン制御用シーケン
サのビツトの作用によつて書込みデータ先入れ先
出し記憶装置７８に供給される。書込みアドレス
先入れ先出し記憶装置６６が少なくとも１つのア
ドレスを有し、書込みデータ先入れ先出し記憶装
置７８が２以上のデータ出力値を有するとき、出
力データは、書込みアドレス先入れ先出し記憶装
置６６によつて指定されたアドレスを用いて、デ
ータメモリ５８に書込まれる。１個のクロツクパ
ルス生成中に、書込みアドレス先入れ先出し記憶
装置６６、または、書込みデータ先入れ先出し記
憶装置７８内に書込まれたデータは、次のクロツ
クパルス生成中に読み出されうる。書込みデータ
先入れ先出し記憶装置７８は、パイプライン形算
術論理演算ユニツト７６によつて生成されるが、
該書込みデータが生成されたクロツクパルス生成
中は、データメモリ５８が読取りで使用中のため
データメモリ５８に再度書込むことができない書
込みデータを保持するために用いられることが理
解されよう。
アドレス生成器５２の算術論理演算ユニツト５
６へのデータ入力は、３個のラツチ８０，８２お
よび８４、および、１個のビツト反転レジスタ
（BREV）８５を介して行われる。ラツチ８０，
８２および８４は、マイクロ命令ラツチ７４内の
現在マイクロ命令のビツトフイールドの選択され
たビツトによつてロード可能である。命令レジス
タデコーダ６０によつて出力可能とされた文字８
７は、ラツチ８０，８２および８４から出力され
たデータを制御可能に選択し組合わせるように動
作する。ラツチ８０，８２および８４、および、
ビツト反転レジスタ８５は、算術論理演算ユニツ
ト５６がヒストグラム作成、繰返し関数算出、お
よび、他のデータ依存テーブル索引アドレス指定
に有用なデータメモリ出力値依存アドレス生成、
および、パイプライン出力依存アドレス生成を行
うのを許容する。
６へのデータ入力は、３個のラツチ８０，８２お
よび８４、および、１個のビツト反転レジスタ
（BREV）８５を介して行われる。ラツチ８０，
８２および８４は、マイクロ命令ラツチ７４内の
現在マイクロ命令のビツトフイールドの選択され
たビツトによつてロード可能である。命令レジス
タデコーダ６０によつて出力可能とされた文字８
７は、ラツチ８０，８２および８４から出力され
たデータを制御可能に選択し組合わせるように動
作する。ラツチ８０，８２および８４、および、
ビツト反転レジスタ８５は、算術論理演算ユニツ
ト５６がヒストグラム作成、繰返し関数算出、お
よび、他のデータ依存テーブル索引アドレス指定
に有用なデータメモリ出力値依存アドレス生成、
および、パイプライン出力依存アドレス生成を行
うのを許容する。
第３図において、８５は本発明の全浮動小数点
ベクトルプロセツサのインタリーブドダイナミツ
クRAMのデータメモリのブロツク線図である。
データメモリ８５は、選択された複数のバンク対
に対しデータを書込みパイプライン形算術論理演
算ユニツト７６へ読出すために、好ましくは、複
数の括弧８７によつて指定された偶数および奇数
の複数対のバンク内に交互配置され、パイプライ
ン形算術論理演算ユニツト７６（図２参照）に並
列接続されたダイナミツクRAM８６を含む。ア
ドレス生成器５２（図２参照）によつて出力され
た各アドレスに対して、該アドレスは、ブロツク
８８によつて指定されて計数１だけ増分されるこ
とにより、一方が偶数で他方が奇数である一対の
隣り合うインタリーブドダイナミツクRAMアド
レスを供給する。アドレス交換器デコーダ８９
は、インタリーブドダイナミツクRAMアドレス
の複数対のうち連続する対に応答して動作するこ
とにより、奇数アドレスがアドレス生成器５２
（図２参照）によつて、偶数出力バス上に偶数ダ
イナミツクRAMアドレスを常に供給し、交換器
デコーダ８９の奇数アドレスバス上に奇数アドレ
スを常に供給するように指定されたときは、常
に、複数のRAMアドレスを最適に交換する。交
換器デコーダ８９は、インタリーブドダイナミツ
クRAMアドレスの絶対値に応答することによ
り、全てのバンク対８７のうち対応する一対を使
用可能とする。逐次的記憶サイクルの各々の期間
中、選択されたインタリーブドバンク対の奇数ダ
イナミツクRAMバンク、および、偶数ダイナミ
ツクRAMバンクは、アドレス対に応答して動作
することにより、アドレス生成器により供給され
た各読取りアドレスに対して、各クロツクパルス
の生成直後に、パイプライン形算術論理演算ユニ
ツト７６（図２参照）に２データ語分の時間を供
給するとともに、アドレス生成器により供給され
た各書込アドレスに対して、各クロツクパルスの
生成直後に、パイプライン形算術論理演算ユニツ
ト７６（図２参照）から２データ値分の時間を受
取る。
ベクトルプロセツサのインタリーブドダイナミツ
クRAMのデータメモリのブロツク線図である。
データメモリ８５は、選択された複数のバンク対
に対しデータを書込みパイプライン形算術論理演
算ユニツト７６へ読出すために、好ましくは、複
数の括弧８７によつて指定された偶数および奇数
の複数対のバンク内に交互配置され、パイプライ
ン形算術論理演算ユニツト７６（図２参照）に並
列接続されたダイナミツクRAM８６を含む。ア
ドレス生成器５２（図２参照）によつて出力され
た各アドレスに対して、該アドレスは、ブロツク
８８によつて指定されて計数１だけ増分されるこ
とにより、一方が偶数で他方が奇数である一対の
隣り合うインタリーブドダイナミツクRAMアド
レスを供給する。アドレス交換器デコーダ８９
は、インタリーブドダイナミツクRAMアドレス
の複数対のうち連続する対に応答して動作するこ
とにより、奇数アドレスがアドレス生成器５２
（図２参照）によつて、偶数出力バス上に偶数ダ
イナミツクRAMアドレスを常に供給し、交換器
デコーダ８９の奇数アドレスバス上に奇数アドレ
スを常に供給するように指定されたときは、常
に、複数のRAMアドレスを最適に交換する。交
換器デコーダ８９は、インタリーブドダイナミツ
クRAMアドレスの絶対値に応答することによ
り、全てのバンク対８７のうち対応する一対を使
用可能とする。逐次的記憶サイクルの各々の期間
中、選択されたインタリーブドバンク対の奇数ダ
イナミツクRAMバンク、および、偶数ダイナミ
ツクRAMバンクは、アドレス対に応答して動作
することにより、アドレス生成器により供給され
た各読取りアドレスに対して、各クロツクパルス
の生成直後に、パイプライン形算術論理演算ユニ
ツト７６（図２参照）に２データ語分の時間を供
給するとともに、アドレス生成器により供給され
た各書込アドレスに対して、各クロツクパルスの
生成直後に、パイプライン形算術論理演算ユニツ
ト７６（図２参照）から２データ値分の時間を受
取る。
図４において、９０は、本発明の全浮動小数点
ベクトルプロセツサのパイプライン形算術演算ユ
ニツトのブロツク線図である。パイプライン形算
術演算ユニツト９０は、プログラム制御用シーケ
ンサのマイクロコードレジスタ９２に格納され
た、パイプライン制御用シーケンサのマイクロ命
令により制御される構成可能な多能パイプライン
である。上述のように、パイプライン制御用シー
ケンサ５４（図２参照）は、パイプライン制御用
シーケンサのマイクロコードレジスタ９２から右
向きの矢印によつて示されているように、各クロ
ツクパルス生成中に、パイプライン形算術演算ユ
ニツト９０内で実行されるべき次のマイクロコー
ド命令を制御可能に供給するように動作する。各
マイクロコード命令は、好ましくは、52ビツト水
平フオーマツトビツトフイールドを形成するビツ
トパターンである。データメモリ５８（図２参
照）から読出されたデータは、パイプライン制御
用シーケンサ５４からパイプライン形算術論理演
算ユニツト９０に書込まれる各マイクロコード命
令に同期してパイプライン形算術演算ユニツト９
０に書込まれる。各クロツクパルス生成中、好ま
しくは、160ナノ秒毎に、32ビツトデータ語がデ
ータメモリから得られる。
ベクトルプロセツサのパイプライン形算術演算ユ
ニツトのブロツク線図である。パイプライン形算
術演算ユニツト９０は、プログラム制御用シーケ
ンサのマイクロコードレジスタ９２に格納され
た、パイプライン制御用シーケンサのマイクロ命
令により制御される構成可能な多能パイプライン
である。上述のように、パイプライン制御用シー
ケンサ５４（図２参照）は、パイプライン制御用
シーケンサのマイクロコードレジスタ９２から右
向きの矢印によつて示されているように、各クロ
ツクパルス生成中に、パイプライン形算術演算ユ
ニツト９０内で実行されるべき次のマイクロコー
ド命令を制御可能に供給するように動作する。各
マイクロコード命令は、好ましくは、52ビツト水
平フオーマツトビツトフイールドを形成するビツ
トパターンである。データメモリ５８（図２参
照）から読出されたデータは、パイプライン制御
用シーケンサ５４からパイプライン形算術論理演
算ユニツト９０に書込まれる各マイクロコード命
令に同期してパイプライン形算術演算ユニツト９
０に書込まれる。各クロツクパルス生成中、好ま
しくは、160ナノ秒毎に、32ビツトデータ語がデ
ータメモリから得られる。
図５に示されているように、データメモリに格
納された２個のデータ用フオーマツトがあり、ま
た、パイプライン形算術論理演算ユニツト９０内
に格納されるか、または該パイプライン形算術論
理演算ユニツト９０を通過する２個のデータ用フ
オーマツトがある。データメモリに格納されたデ
ータ用固定もしくは整数フオーマツトデータは、
図５Ａのブロツク９４によつて示されている。最
下位のデータビツトは、右手「０」位置を占め、
最上位のデータビツトは、ビツト位置３０を占
め、ビツト位置３１は、値の符号表示によつて占
められる。データメモリに格納されたデータ用浮
動小数点フオーマツトデータは、図５Ｂのブロツ
ク９６によつて示されている。データ値の仮数
は、ビツト位置０ないし22を占め、データ値の指
数は、ビツト位置23ないし30を占め、符号ビツト
は、ビツト位置31を占める。両フオーマツトの符
号ビツトは、生のデータ値を示すために２進
「０」が与えられ、負のデータ値を示すために２
進「１」が与えられる。浮動小数点フオーマツト
によれば、指数は、＋128のバイアスを有するオフ
セツト２進値として定義される。すなわち、指数
値の＋127は、２進表示1111 1111に対応し、指数
値の０は、２進表示1000 0000に対応し、指数値
の−127は、２進値0000 0001に対応し、絶対０
は、２進表示0000 0000に対応する。浮動小数点
フオーマツトの仮数部は、好ましくは、仮数の範
囲が0.5≦Ｎ＜1.0の関係で定義される（ただし、
Ｎは、仮数）DEC（デジタルイクイツプメント
社）の浮動小数点フオーマツトに対応するように
選択される。DEC浮動小数点フオーマツトによ
れば、仮数の最上位のビツトは、常に２進の
「１」であるから、データメモリ内に格納されな
い。最上位のビツトの次のビツトは、NMSBと
名付けられ、重み２＊＊（−２）である。仮数の
最下位のビツトの重みは、２＊＊（−24）であ
る。仮数の範囲は小数0.99999994ないし小数
0.50000000である。
納された２個のデータ用フオーマツトがあり、ま
た、パイプライン形算術論理演算ユニツト９０内
に格納されるか、または該パイプライン形算術論
理演算ユニツト９０を通過する２個のデータ用フ
オーマツトがある。データメモリに格納されたデ
ータ用固定もしくは整数フオーマツトデータは、
図５Ａのブロツク９４によつて示されている。最
下位のデータビツトは、右手「０」位置を占め、
最上位のデータビツトは、ビツト位置３０を占
め、ビツト位置３１は、値の符号表示によつて占
められる。データメモリに格納されたデータ用浮
動小数点フオーマツトデータは、図５Ｂのブロツ
ク９６によつて示されている。データ値の仮数
は、ビツト位置０ないし22を占め、データ値の指
数は、ビツト位置23ないし30を占め、符号ビツト
は、ビツト位置31を占める。両フオーマツトの符
号ビツトは、生のデータ値を示すために２進
「０」が与えられ、負のデータ値を示すために２
進「１」が与えられる。浮動小数点フオーマツト
によれば、指数は、＋128のバイアスを有するオフ
セツト２進値として定義される。すなわち、指数
値の＋127は、２進表示1111 1111に対応し、指数
値の０は、２進表示1000 0000に対応し、指数値
の−127は、２進値0000 0001に対応し、絶対０
は、２進表示0000 0000に対応する。浮動小数点
フオーマツトの仮数部は、好ましくは、仮数の範
囲が0.5≦Ｎ＜1.0の関係で定義される（ただし、
Ｎは、仮数）DEC（デジタルイクイツプメント
社）の浮動小数点フオーマツトに対応するように
選択される。DEC浮動小数点フオーマツトによ
れば、仮数の最上位のビツトは、常に２進の
「１」であるから、データメモリ内に格納されな
い。最上位のビツトの次のビツトは、NMSBと
名付けられ、重み２＊＊（−２）である。仮数の
最下位のビツトの重みは、２＊＊（−24）であ
る。仮数の範囲は小数0.99999994ないし小数
0.50000000である。
パイプライン形算術論理演算ユニツト９０（図
４参照）内蔵の全てのデータ通路は、正確度を高
めるため、好ましくは、40ビツト幅であり、固定
小数点データフオーマツトおよび浮動小数点デー
タフオーマツトに対応する２個のフオーマツトを
有する。図５Ｃの符号９８で示されているよう
に、固定小数点もしくは整数データフオーマツト
中の32ビツトデータ語は、０ないし31ビツト位置
に置かれ、２＊＊（＋31）の指数は、40ビツトパ
イプラインフオーマツトフイールドの32ないし39
ビツト位置に置かれる。図５Ｄの符号１００で示
されているように、浮動小数点パイプラインデー
タフオーマツトに対して、ビツト位置０ないし６
は、連続する０で埋まり、ビツト位置７ないし29
は、データ値の仮数部で埋まり、ビツト位置30
は、いわゆる隠れビツトで埋まり、ビツト位置31
は、符号ビツトで埋まり、ビツト位置32ないし39
は、データ値の指数部で埋まる。
４参照）内蔵の全てのデータ通路は、正確度を高
めるため、好ましくは、40ビツト幅であり、固定
小数点データフオーマツトおよび浮動小数点デー
タフオーマツトに対応する２個のフオーマツトを
有する。図５Ｃの符号９８で示されているよう
に、固定小数点もしくは整数データフオーマツト
中の32ビツトデータ語は、０ないし31ビツト位置
に置かれ、２＊＊（＋31）の指数は、40ビツトパ
イプラインフオーマツトフイールドの32ないし39
ビツト位置に置かれる。図５Ｄの符号１００で示
されているように、浮動小数点パイプラインデー
タフオーマツトに対して、ビツト位置０ないし６
は、連続する０で埋まり、ビツト位置７ないし29
は、データ値の仮数部で埋まり、ビツト位置30
は、いわゆる隠れビツトで埋まり、ビツト位置31
は、符号ビツトで埋まり、ビツト位置32ないし39
は、データ値の指数部で埋まる。
図４において、パイプライン形算術論理演算ユ
ニツト９０は、Ｍレジスタフアイル１０２および
Ｚレジスタフアイル１０４を含む。データは、マ
イクロコード制御により、整数フオーマツトまた
は浮動小数点フオーマツトのうち選択された一の
フオーマツトに対しオンザフライフオーマツト変
換を与えるように動作する固定／浮動小数点コン
バータ１０６を介してＭレジスタフアイル１０２
に供給される。ＭレジスタフアイルおよびＺレジ
スタフアイル１０２および１０４は、好ましく
は、それぞれ、各40ビツトの16個のアドレス指定
可能読出し／書込みレジスタを含む。Ｍレジスタ
フアイルおよびＺレジスタフアイル１０２および
１０４は、それぞれ、２個の入力ポート、およ
び、「Ａ」および「Ｂ」と名付けられた２個の出
力ポートを有する。これらのＭおよびＺレジスタ
フアイル１０２および１０４は、各クロツクパル
スに応答して動作することにより、対応する入力
ポートを介してＭおよびＺレジスタフアイルに２
つの書込みを行い、対応する出力ポートを介して
ＭおよびＺレジスタフアイルから、２つの読出し
を、各クロツクパルス生成中にパイプライン制御
用シーケンサ５４（図２参照）を介してパイプラ
イン制御用シーケンサマイクロ命令レジスタ９２
からＭレジスタフアイルおよびＺレジスタフアイ
ルに与えられるマイクロ命令によつて指定される
アドレス指定可能記憶個所に対して行う。好適な
実施例によれば、上記各マイクロコードは、52ビ
ツト幅である。マイクロコードのビツト00ないし
11は、MF1、MF2およびMF3と名付けられた隣
合う４ビツト群内に、２個の読出しＭフアイルア
ドレスと２個の書込みＭフアイルアドレスを指定
する。上記２個の読出しの一方は、書込み用に指
定されたアドレスに対して行われる。マイクロコ
ードのビツト12ないし23は、ZF1、ZF2および
ZF3と名付けられた隣合う４ビツト群内に、２個
の読出しＺフアイルアドレスと２個の書込みＺフ
アイルアドレスを指定する。上記２個の読出しの
一方は、書込み用に指定されたアドレスに対して
行われる。
ニツト９０は、Ｍレジスタフアイル１０２および
Ｚレジスタフアイル１０４を含む。データは、マ
イクロコード制御により、整数フオーマツトまた
は浮動小数点フオーマツトのうち選択された一の
フオーマツトに対しオンザフライフオーマツト変
換を与えるように動作する固定／浮動小数点コン
バータ１０６を介してＭレジスタフアイル１０２
に供給される。ＭレジスタフアイルおよびＺレジ
スタフアイル１０２および１０４は、好ましく
は、それぞれ、各40ビツトの16個のアドレス指定
可能読出し／書込みレジスタを含む。Ｍレジスタ
フアイルおよびＺレジスタフアイル１０２および
１０４は、それぞれ、２個の入力ポート、およ
び、「Ａ」および「Ｂ」と名付けられた２個の出
力ポートを有する。これらのＭおよびＺレジスタ
フアイル１０２および１０４は、各クロツクパル
スに応答して動作することにより、対応する入力
ポートを介してＭおよびＺレジスタフアイルに２
つの書込みを行い、対応する出力ポートを介して
ＭおよびＺレジスタフアイルから、２つの読出し
を、各クロツクパルス生成中にパイプライン制御
用シーケンサ５４（図２参照）を介してパイプラ
イン制御用シーケンサマイクロ命令レジスタ９２
からＭレジスタフアイルおよびＺレジスタフアイ
ルに与えられるマイクロ命令によつて指定される
アドレス指定可能記憶個所に対して行う。好適な
実施例によれば、上記各マイクロコードは、52ビ
ツト幅である。マイクロコードのビツト00ないし
11は、MF1、MF2およびMF3と名付けられた隣
合う４ビツト群内に、２個の読出しＭフアイルア
ドレスと２個の書込みＭフアイルアドレスを指定
する。上記２個の読出しの一方は、書込み用に指
定されたアドレスに対して行われる。マイクロコ
ードのビツト12ないし23は、ZF1、ZF2および
ZF3と名付けられた隣合う４ビツト群内に、２個
の読出しＺフアイルアドレスと２個の書込みＺフ
アイルアドレスを指定する。上記２個の読出しの
一方は、書込み用に指定されたアドレスに対して
行われる。
Ｍレジスタフアイル１０２およびＺレジスタフ
アイル１０４は、２入力、２出力（「Ｍ」および
「Ｌ」と名付けられた）のユーザ選択形固定／浮
動小数点乗算器１０８、Ｚレジスタフアイルの
「Ｂ」出力ポートとＭレジスタフアイルの入力ポ
ートの一方との間を接続するフイードバツク路１
１０、および、Ｍレジスタフアイル１０２のＢ出
力ポートとＺフアイル１０４の入力ポートの一方
との間を接続するマイクロコード制御形ラツチを
有するフイードフオワード路１１２によつて、制
御可能に接続されている。丸め／切捨て制御装置
１１４は、乗算器１０８のＭ出力ポートとＺレジ
スタフアイル１０４の入力ポートの一方との間に
接続されている。固定／浮動小数点乗算器１０
８、フイードバツク路１１０、フイードフオワー
ド路１１２、および、丸め／切捨て制御装置１１
４は、これらにクロツクパルス毎にマイクロ命令
レジスタ９２から供給される、パイプライン制御
用シーケンサのマイクロコードの対応する予め選
択された制御ビツトにより制御可能に選択され
る。
アイル１０４は、２入力、２出力（「Ｍ」および
「Ｌ」と名付けられた）のユーザ選択形固定／浮
動小数点乗算器１０８、Ｚレジスタフアイルの
「Ｂ」出力ポートとＭレジスタフアイルの入力ポ
ートの一方との間を接続するフイードバツク路１
１０、および、Ｍレジスタフアイル１０２のＢ出
力ポートとＺフアイル１０４の入力ポートの一方
との間を接続するマイクロコード制御形ラツチを
有するフイードフオワード路１１２によつて、制
御可能に接続されている。丸め／切捨て制御装置
１１４は、乗算器１０８のＭ出力ポートとＺレジ
スタフアイル１０４の入力ポートの一方との間に
接続されている。固定／浮動小数点乗算器１０
８、フイードバツク路１１０、フイードフオワー
ド路１１２、および、丸め／切捨て制御装置１１
４は、これらにクロツクパルス毎にマイクロ命令
レジスタ９２から供給される、パイプライン制御
用シーケンサのマイクロコードの対応する予め選
択された制御ビツトにより制御可能に選択され
る。
乗算器１０８は、整数フオーマツト演算のため
の２の補数によつて、または、浮動小数点フオー
マツト演算のための符号絶対値によつて32×32ビ
ツト乗算を行う固定小数点もしくは浮動小数点乗
算器である。得られる積は、32個の最下位ビツト
を伴う32個の最上位ビツトの全64ビツトである。
パイプライン制御用シーケンサのマイクロコード
命令のビツトフイールドの所定部分は、Ｚレジス
タフアイル１０４に書込む32個の最上位ビツト、
または、32個の最下位ビツトを指定する。また、
パイプライン制御用シーケンサのマイクロコード
命令のビツトフイールドの所定部分は、Ｍレジス
タフアイルの出力端において、データ値のＺレジ
スタフアイルの入力ポートへの直接書込みを指定
する。丸め／切捨て制御装置１１４は、同様にマ
イクロコード制御により乗算器出力値を通常の方
法で切捨てるように作動し、標準「オア」丸めを
採用する。
の２の補数によつて、または、浮動小数点フオー
マツト演算のための符号絶対値によつて32×32ビ
ツト乗算を行う固定小数点もしくは浮動小数点乗
算器である。得られる積は、32個の最下位ビツト
を伴う32個の最上位ビツトの全64ビツトである。
パイプライン制御用シーケンサのマイクロコード
命令のビツトフイールドの所定部分は、Ｚレジス
タフアイル１０４に書込む32個の最上位ビツト、
または、32個の最下位ビツトを指定する。また、
パイプライン制御用シーケンサのマイクロコード
命令のビツトフイールドの所定部分は、Ｍレジス
タフアイルの出力端において、データ値のＺレジ
スタフアイルの入力ポートへの直接書込みを指定
する。丸め／切捨て制御装置１１４は、同様にマ
イクロコード制御により乗算器出力値を通常の方
法で切捨てるように作動し、標準「オア」丸めを
採用する。
乗算器は、320ナノ秒毎に新たな乗算を行うこ
とができる。隣合う160ナノ秒クロツクパルスが
奇数パルスと偶数パルスとに分けられる。パイプ
ライン制御用シーケンサのマイクロコードの上記
MF1ビツトフイールドは、偶数クロツクサイク
ル中にＭレジスタフアイル１０２から乗算器１０
８の入力が読出されるアドレスを指定し、フイー
ドバツク路１１０を介して供給されたデータが奇
数クロツクサイクルまたは偶数クロツクサイクル
中にＭレジスタフアイル１０２内に書込まれうる
アドレスを指定する。パイプライン制御用シーケ
ンサのマイクロコードの上記MF2ビツトフイー
ルドは、データメモリから読出されたデータが奇
数クロツクサイクルまたは偶数クロツクサイクル
中に書込まれるＭレジスタフアイルアドレスを指
定する。パイプライン制御用シーケンサのマイク
ロコードの上記MF3ビツトフイールドは、偶数
クロツクサイクル中にデータが乗算器１０８の入
力端に書込まれる際の読出しアドレスを指定し、
偶数クロツクパルスまたは奇数クロツクパルス中
にフイードフオワード路１１２を介して乗算器１
０８をバイパスするために、Ｍレジスタフアイル
データが読出されるアドレスを指定する。
とができる。隣合う160ナノ秒クロツクパルスが
奇数パルスと偶数パルスとに分けられる。パイプ
ライン制御用シーケンサのマイクロコードの上記
MF1ビツトフイールドは、偶数クロツクサイク
ル中にＭレジスタフアイル１０２から乗算器１０
８の入力が読出されるアドレスを指定し、フイー
ドバツク路１１０を介して供給されたデータが奇
数クロツクサイクルまたは偶数クロツクサイクル
中にＭレジスタフアイル１０２内に書込まれうる
アドレスを指定する。パイプライン制御用シーケ
ンサのマイクロコードの上記MF2ビツトフイー
ルドは、データメモリから読出されたデータが奇
数クロツクサイクルまたは偶数クロツクサイクル
中に書込まれるＭレジスタフアイルアドレスを指
定する。パイプライン制御用シーケンサのマイク
ロコードの上記MF3ビツトフイールドは、偶数
クロツクサイクル中にデータが乗算器１０８の入
力端に書込まれる際の読出しアドレスを指定し、
偶数クロツクパルスまたは奇数クロツクパルス中
にフイードフオワード路１１２を介して乗算器１
０８をバイパスするために、Ｍレジスタフアイル
データが読出されるアドレスを指定する。
Ｚレジスタフアイル１０４の「Ａ」出力ポート
は、書込みデータ先入れ先出し記憶装置、低値選
択器１１８および高値選択器１２０に、パイプラ
イン形算術演算ユニツトの出力データ値を供給す
る丸め／切捨て制御装置１１６に接続されてい
る。Ｚレジスタフアイル１０４の「Ｂ」出力ポー
トは、符号ラツチ１２２、高値選択器１２０およ
び低値選択器１１８に接続されているる。符号ラ
ツチ１２２は、「Ｗ」および「Ｘ」と名付けられ
た２個の入力端を有する固定小数点もしくは浮動
小数点フオーマツトの算術論理演算ユニツト１２
４に接続されている。算術論理演算ユニツト１２
４に至る符号ラツチ接続路中に「関数」と表示さ
れたブロツクによつてされているように、マイク
ロコードにより制御される符号ラツチ１２２は、
算術論理演算ユニツト１２４にデータ依存決定能
力を与える。高値選択器１２０は、レジスタ１２
６を介して算術論理演算ユニツト１２４に接続さ
れている。低値選択器１１８は、桁合せ／レジス
タステージ１２８を介して算術論理演算ユニツト
１２４に接続されている。算術論理演算ユニツト
１２４の出力端は、正規化器ステージ１３０を介
してＺレジスタフアイル１０４の入力ポートの１
つに再び接続されている。丸め／切捨て制御装置
１１６の出力端は、データ書込み先入れ先出し記
憶装置７８（図２参照）に接続されている。算術
論理演算ユニツト１２４は、浮動小数点フオーマ
ツトまたは整数フオーマツトのデータ値を受入れ
るように構成された35ビツト全加算器であること
が好ましい。算術論理演算ユニツト１２４は、符
号つき２の補数表記法による整数について演算を
行い、符号つき絶対値表記法による仮数について
演算を行う。
は、書込みデータ先入れ先出し記憶装置、低値選
択器１１８および高値選択器１２０に、パイプラ
イン形算術演算ユニツトの出力データ値を供給す
る丸め／切捨て制御装置１１６に接続されてい
る。Ｚレジスタフアイル１０４の「Ｂ」出力ポー
トは、符号ラツチ１２２、高値選択器１２０およ
び低値選択器１１８に接続されているる。符号ラ
ツチ１２２は、「Ｗ」および「Ｘ」と名付けられ
た２個の入力端を有する固定小数点もしくは浮動
小数点フオーマツトの算術論理演算ユニツト１２
４に接続されている。算術論理演算ユニツト１２
４に至る符号ラツチ接続路中に「関数」と表示さ
れたブロツクによつてされているように、マイク
ロコードにより制御される符号ラツチ１２２は、
算術論理演算ユニツト１２４にデータ依存決定能
力を与える。高値選択器１２０は、レジスタ１２
６を介して算術論理演算ユニツト１２４に接続さ
れている。低値選択器１１８は、桁合せ／レジス
タステージ１２８を介して算術論理演算ユニツト
１２４に接続されている。算術論理演算ユニツト
１２４の出力端は、正規化器ステージ１３０を介
してＺレジスタフアイル１０４の入力ポートの１
つに再び接続されている。丸め／切捨て制御装置
１１６の出力端は、データ書込み先入れ先出し記
憶装置７８（図２参照）に接続されている。算術
論理演算ユニツト１２４は、浮動小数点フオーマ
ツトまたは整数フオーマツトのデータ値を受入れ
るように構成された35ビツト全加算器であること
が好ましい。算術論理演算ユニツト１２４は、符
号つき２の補数表記法による整数について演算を
行い、符号つき絶対値表記法による仮数について
演算を行う。
Ｚレジスタフアイル１０４は、Ｍレジスタフア
イル１０２と類似の態様で動作する。パイプライ
ン制御用シーケンサのマイクロコードレジスタ９
２内の現在マイクロ命令は、クロツクサイクル毎
に、２つのＺレジスタフアイル書込みを伴う２つ
のＺレジスタフアイル読出しを指定する。Ｍレジ
スタフアイルのように、１個のアドレスは、読出
し用であり、１個のアドレスは、書込み用であ
り、１個のアドレスは、書込みを伴う読出し用で
ある。パイプライン制御用シーケンサから与えら
れるマイクロ命令の上記ZF4ビツトフイールド
は、算術論理演算ユニツト１２４用のデータがＺ
レジスタフアイル１０４の「Ｂ」出力ポートから
読出される際の読出しアドレスを指定するか、ま
たは、偶数もしくは奇数クロツクサイクル中にフ
イードバツク路１１０を介してＭレジスタフアイ
ル１０２の入力ポートの１つに、Ｚレジスタフア
イル１０４に内蔵されたデータ値が読出されるべ
きことを指定する。また、上記ZF4ビツトフイー
ルドは、乗算器の「Ｃ」出力ポートから出力され
た積またはバイパス１１２のデータ値が奇数クロ
ツクサイクル中に書込まれるＺレジスタフアイル
１０４の「Ｂ」出力ポートのアドレスを指定し、
バイパス１１２のデータ値が偶数クロツクサイク
ル中に書込まれる場所を指定する。パイプライン
制御用シーケンサにより供給されたマイクロ命令
の上記ZF5ビツトフイールドは、偶数もしくは奇
数クロツクサイクル中に正規化器１３０の出力が
書込まれるアドレスを指定する。パイプライン制
御用シーケンサから供給されたマイクロ命令の上
記ZF6ビツトフイールドは、算術論理演算ユニツ
ト１２４がＺレジスタフアイル１０４の「Ａ」出
力ポートからデータ値を供給される読出しアドレ
スを指定するか、または、出力データ値が偶数も
しくは奇数クロツクサイクル中にＺレジスタフア
イルの「Ａ」出力ポートからデータメモリの書込
み先入れ先出し記憶装置（図２参照）に書込まれ
る際の読出しアドレスを指定する。パイプライン
制御用シーケンサによつて供給されたマイクロ命
令のビツトフイールドの全てのビツトのうち予め
選択されたビツトは、固定／浮動小数点乗算器１
０８の積、バイパスレジスタ１１２を介して供給
されるデータ値、または、正規化器１３０の出力
をＺレジスタフアイル１０４に書込まれるべきデ
ータ値として指定する。
イル１０２と類似の態様で動作する。パイプライ
ン制御用シーケンサのマイクロコードレジスタ９
２内の現在マイクロ命令は、クロツクサイクル毎
に、２つのＺレジスタフアイル書込みを伴う２つ
のＺレジスタフアイル読出しを指定する。Ｍレジ
スタフアイルのように、１個のアドレスは、読出
し用であり、１個のアドレスは、書込み用であ
り、１個のアドレスは、書込みを伴う読出し用で
ある。パイプライン制御用シーケンサから与えら
れるマイクロ命令の上記ZF4ビツトフイールド
は、算術論理演算ユニツト１２４用のデータがＺ
レジスタフアイル１０４の「Ｂ」出力ポートから
読出される際の読出しアドレスを指定するか、ま
たは、偶数もしくは奇数クロツクサイクル中にフ
イードバツク路１１０を介してＭレジスタフアイ
ル１０２の入力ポートの１つに、Ｚレジスタフア
イル１０４に内蔵されたデータ値が読出されるべ
きことを指定する。また、上記ZF4ビツトフイー
ルドは、乗算器の「Ｃ」出力ポートから出力され
た積またはバイパス１１２のデータ値が奇数クロ
ツクサイクル中に書込まれるＺレジスタフアイル
１０４の「Ｂ」出力ポートのアドレスを指定し、
バイパス１１２のデータ値が偶数クロツクサイク
ル中に書込まれる場所を指定する。パイプライン
制御用シーケンサにより供給されたマイクロ命令
の上記ZF5ビツトフイールドは、偶数もしくは奇
数クロツクサイクル中に正規化器１３０の出力が
書込まれるアドレスを指定する。パイプライン制
御用シーケンサから供給されたマイクロ命令の上
記ZF6ビツトフイールドは、算術論理演算ユニツ
ト１２４がＺレジスタフアイル１０４の「Ａ」出
力ポートからデータ値を供給される読出しアドレ
スを指定するか、または、出力データ値が偶数も
しくは奇数クロツクサイクル中にＺレジスタフア
イルの「Ａ」出力ポートからデータメモリの書込
み先入れ先出し記憶装置（図２参照）に書込まれ
る際の読出しアドレスを指定する。パイプライン
制御用シーケンサによつて供給されたマイクロ命
令のビツトフイールドの全てのビツトのうち予め
選択されたビツトは、固定／浮動小数点乗算器１
０８の積、バイパスレジスタ１１２を介して供給
されるデータ値、または、正規化器１３０の出力
をＺレジスタフアイル１０４に書込まれるべきデ
ータ値として指定する。
パイプラインの構成のために、Ｚレジスタフア
イル１０４の「Ａ」出力ポートのデータ値と
「Ｂ」出力ポートのデータ値とは、各クロツクパ
ルスの生成中、絶対値が比較される。大きい方の
絶対値は、算術論理演算ユニツト１２４のＷ入力
端へ入力するため、マイクロコード制御によりレ
ジスタ１２６内にラツチされる。小さい方の絶対
値も、マイクロコード制御により、比較されたデ
ータ値の２つの指数フイールドの差の量だけ桁下
げされ、桁下げされた結果は、算術論理演算ユニ
ツト１２４の「Ｘ」入力ポートに入力するため、
桁合せレジスタ１２８の桁合せレジスタ内にラツ
チされる。ラツチ１２６および１２８内での２個
の桁合せされた値のラツチは、マイクロコード制
御に従い、算術論理演算ユニツト１２４が該算術
論理演算ユニツト１２４内で、ラツチされ桁合せ
された２個の値の加算（減算を伴う）、または、
他の算術もしくは論理演算を生成するのを可能と
する。この演算は、Ｚレジスタフアイルからデー
タ値が出力され、フイードバツク路１１０を介し
てＭレジスタフアイルに戻されるか、または、デ
ータ書込み先入れ先出し記憶装置に戻されるよう
に行われるもので、算術論理演算ユニツトクロツ
クサイクルの損失を伴わない。パイプライン制御
用シーケンサの命令レジスタのマイクロコード語
のビツトフイールド内の対応ビツトは、例えば、
整数値を算術論理演算ユニツト１２４に渡すと
き、桁合せ演算を禁止するように指定することも
できる。
イル１０４の「Ａ」出力ポートのデータ値と
「Ｂ」出力ポートのデータ値とは、各クロツクパ
ルスの生成中、絶対値が比較される。大きい方の
絶対値は、算術論理演算ユニツト１２４のＷ入力
端へ入力するため、マイクロコード制御によりレ
ジスタ１２６内にラツチされる。小さい方の絶対
値も、マイクロコード制御により、比較されたデ
ータ値の２つの指数フイールドの差の量だけ桁下
げされ、桁下げされた結果は、算術論理演算ユニ
ツト１２４の「Ｘ」入力ポートに入力するため、
桁合せレジスタ１２８の桁合せレジスタ内にラツ
チされる。ラツチ１２６および１２８内での２個
の桁合せされた値のラツチは、マイクロコード制
御に従い、算術論理演算ユニツト１２４が該算術
論理演算ユニツト１２４内で、ラツチされ桁合せ
された２個の値の加算（減算を伴う）、または、
他の算術もしくは論理演算を生成するのを可能と
する。この演算は、Ｚレジスタフアイルからデー
タ値が出力され、フイードバツク路１１０を介し
てＭレジスタフアイルに戻されるか、または、デ
ータ書込み先入れ先出し記憶装置に戻されるよう
に行われるもので、算術論理演算ユニツトクロツ
クサイクルの損失を伴わない。パイプライン制御
用シーケンサの命令レジスタのマイクロコード語
のビツトフイールド内の対応ビツトは、例えば、
整数値を算術論理演算ユニツト１２４に渡すと
き、桁合せ演算を禁止するように指定することも
できる。
パイプライン制御用シーケンサのマイクロ命令
語の対応するビツトフイールドに制御される正規
化器ステージ１３０は、算術論理演算ユニツト１
２４のデータ出力を調べ、先行する０がなくなる
まで結果を桁上げする。先行する０の数は、指数
から差引かれる。加算中に、仮数のあふれが起き
たときは、指数が増分され、仮数が桁下げされ
る。得られた指数が最大値を越えるか、または、
最小許容値を下回るときは、指数および仮数は、
それぞれ最大値または最小値に固定され、けたあ
ふれフラツグまたは下位けたあふれフラツグがセ
ツトされる。仮数が０のときは、指数は、最小値
にセツトされ、下位けたあふれフレツグは、セツ
トされない。例えば、整数データフオーマツトを
Ｚレジスタフアイル内に戻すとき、正規化演算
は、マイクロコードにより制御されて抑制されう
る。
語の対応するビツトフイールドに制御される正規
化器ステージ１３０は、算術論理演算ユニツト１
２４のデータ出力を調べ、先行する０がなくなる
まで結果を桁上げする。先行する０の数は、指数
から差引かれる。加算中に、仮数のあふれが起き
たときは、指数が増分され、仮数が桁下げされ
る。得られた指数が最大値を越えるか、または、
最小許容値を下回るときは、指数および仮数は、
それぞれ最大値または最小値に固定され、けたあ
ふれフラツグまたは下位けたあふれフラツグがセ
ツトされる。仮数が０のときは、指数は、最小値
にセツトされ、下位けたあふれフレツグは、セツ
トされない。例えば、整数データフオーマツトを
Ｚレジスタフアイル内に戻すとき、正規化演算
は、マイクロコードにより制御されて抑制されう
る。
データ値がマイクロ命令により構成されたパイ
プラインを通過した後、関数算出を表わすデータ
出力値は、Ｚレジスタフアイル１０４から丸め／
切捨て制御装置１１６を介してデータメモリに書
込まれ、マイクロコード制御語の対応するビツト
フイードによつて通常の方法で選択される通り
に、浮動小数点フオーマツトは、丸め／切捨て制
御装置１１６内で丸められるか、または、切捨て
られうる。下表は、各クロツクパルスの生成毎に
パイプラインを制御可能に構成するのに使用され
るパイプライン制御用シーケンサのマイクロ命令
のビツトフイールドの好ましいビツト位置の要約
である。
プラインを通過した後、関数算出を表わすデータ
出力値は、Ｚレジスタフアイル１０４から丸め／
切捨て制御装置１１６を介してデータメモリに書
込まれ、マイクロコード制御語の対応するビツト
フイードによつて通常の方法で選択される通り
に、浮動小数点フオーマツトは、丸め／切捨て制
御装置１１６内で丸められるか、または、切捨て
られうる。下表は、各クロツクパルスの生成毎に
パイプラインを制御可能に構成するのに使用され
るパイプライン制御用シーケンサのマイクロ命令
のビツトフイールドの好ましいビツト位置の要約
である。
ビツト 機能
０〜３ ＭレジスタフアイルのＢアドレス（第
１） ４〜７ ＭレジスタフアイルのＢアドレス（第
２） ８〜11 ＭレジスタフアイルのＡアドレス 12〜15 ＺレジスタフアイルのＢアドレス（第
１） 16〜19 ＺレジスタフアイルのＢアドレス（第
２） 20〜23 ＺレジスタフアイルのＡアドレス 24 データメモリ出力をＭレジスタフアイルに書
込め 25 Ｍレジスタフアイルに書込まれるデータメモ
リ出力用の固定／浮動フオーマツト 26 最上位部の積を選択せよ 27 固定小数点で乗算せよ 28，29 Ｚレジスタフアイルに渡されるべきバイ
パス、積、または、なしの選択 30 積を丸めよ 31 フイードバツクを可能とせよ 32 桁合せされた値をラツチせよ 33 桁合せを可能とせよ 34 Ｂポートの値の符号を保管せよ 35 算術論理演算を制御するため、保管された条
件を使用せよ 36〜38 算術論理演算ユニツト関数コード 39 ２の補数により行われる算術論理演算ユニツ
トの演算（固定小数点） 40 絶対値を強制せよ 41 正規化を可能とせよ 42 正規化器の出力をＺレジスタフアイルに書込
め 43 浮動制御に固定せよ 44 Ｚレジスタフアイルの「Ａ」ポートを先入れ
先出し記憶装置へ書込め 45 固定小数点フオーマツトでデータを先入れ先
出し記憶装置へ書込め 46 データ先入れ先出し記憶装置へ送られる浮動
小数点の仮数を丸めよ 47 ラツチ８０および８２使用可能 48 アドレスカウンタ再ロード可能 49，50 将来のため予約 51 ラツチ８４使用可能 図６Ａには、例えば、1024点高速フーリエ交換
（FFT）を実行するときの新規な全浮動小数点ベ
クトルプロセツサの機能を示す図式的線図が符号
１２９で示されている。76回分延びた一連の垂直
チツクマーク１３２は、図の上部に示されてい
る。全てのチツクのうち隣り合うチツクは、偶数
および奇数クロツクパルスに対応する。図６Ａの
左側の最初の偶数クロツクパルスにおいて、クロ
ツクパルス１４個分の長さを有するブロツク１３
４は、データメモリからＭレジスタフアイルのレ
ジスタ１０２（図４参照）内へデータをロードす
るための、アドレス生成器５２（図２参照）によ
るアドレス生成を示す。４回のクロツクサイクル
後、クロツクサイクル１４個分の長さを有するブ
ロツク１３６は、Ｍレジスタフアイルのレジスタ
１０２内への対応のアドレスによつて指定された
データ値のロードを示す。ブロツク１３８は、出
力データ値がパイプライン内での1024点高速フー
リエ変換算出の間に記憶個所に書込まれる書込み
アドレス先入れ先出し記憶装置６６（図２参照）
内へ書込みアドレスをロードするためのアドレス
生成器の動作を示す。図示されているように、各
乗算が全体で24個のクロツクパルスの間に２個の
クロツクパルスを上述の通り必要とする、Ｍレジ
スタフアイル１０２から選択的に乗算器１０８内
へ書込まれたデータについて12個の乗算を行う乗
算器１０８（図４参照）の演算を示す。複数の非
対称時間ブロツク位置で示されているように、パ
イプラインアーキテクチヤは、データ読出しアド
レス生成が完了しない時点で乗算器の演算が開始
するのを許し、これにより、システム性能、デー
タスループツト、および、関数算出が加速される
ことが理解されよう。
１） ４〜７ ＭレジスタフアイルのＢアドレス（第
２） ８〜11 ＭレジスタフアイルのＡアドレス 12〜15 ＺレジスタフアイルのＢアドレス（第
１） 16〜19 ＺレジスタフアイルのＢアドレス（第
２） 20〜23 ＺレジスタフアイルのＡアドレス 24 データメモリ出力をＭレジスタフアイルに書
込め 25 Ｍレジスタフアイルに書込まれるデータメモ
リ出力用の固定／浮動フオーマツト 26 最上位部の積を選択せよ 27 固定小数点で乗算せよ 28，29 Ｚレジスタフアイルに渡されるべきバイ
パス、積、または、なしの選択 30 積を丸めよ 31 フイードバツクを可能とせよ 32 桁合せされた値をラツチせよ 33 桁合せを可能とせよ 34 Ｂポートの値の符号を保管せよ 35 算術論理演算を制御するため、保管された条
件を使用せよ 36〜38 算術論理演算ユニツト関数コード 39 ２の補数により行われる算術論理演算ユニツ
トの演算（固定小数点） 40 絶対値を強制せよ 41 正規化を可能とせよ 42 正規化器の出力をＺレジスタフアイルに書込
め 43 浮動制御に固定せよ 44 Ｚレジスタフアイルの「Ａ」ポートを先入れ
先出し記憶装置へ書込め 45 固定小数点フオーマツトでデータを先入れ先
出し記憶装置へ書込め 46 データ先入れ先出し記憶装置へ送られる浮動
小数点の仮数を丸めよ 47 ラツチ８０および８２使用可能 48 アドレスカウンタ再ロード可能 49，50 将来のため予約 51 ラツチ８４使用可能 図６Ａには、例えば、1024点高速フーリエ交換
（FFT）を実行するときの新規な全浮動小数点ベ
クトルプロセツサの機能を示す図式的線図が符号
１２９で示されている。76回分延びた一連の垂直
チツクマーク１３２は、図の上部に示されてい
る。全てのチツクのうち隣り合うチツクは、偶数
および奇数クロツクパルスに対応する。図６Ａの
左側の最初の偶数クロツクパルスにおいて、クロ
ツクパルス１４個分の長さを有するブロツク１３
４は、データメモリからＭレジスタフアイルのレ
ジスタ１０２（図４参照）内へデータをロードす
るための、アドレス生成器５２（図２参照）によ
るアドレス生成を示す。４回のクロツクサイクル
後、クロツクサイクル１４個分の長さを有するブ
ロツク１３６は、Ｍレジスタフアイルのレジスタ
１０２内への対応のアドレスによつて指定された
データ値のロードを示す。ブロツク１３８は、出
力データ値がパイプライン内での1024点高速フー
リエ変換算出の間に記憶個所に書込まれる書込み
アドレス先入れ先出し記憶装置６６（図２参照）
内へ書込みアドレスをロードするためのアドレス
生成器の動作を示す。図示されているように、各
乗算が全体で24個のクロツクパルスの間に２個の
クロツクパルスを上述の通り必要とする、Ｍレジ
スタフアイル１０２から選択的に乗算器１０８内
へ書込まれたデータについて12個の乗算を行う乗
算器１０８（図４参照）の演算を示す。複数の非
対称時間ブロツク位置で示されているように、パ
イプラインアーキテクチヤは、データ読出しアド
レス生成が完了しない時点で乗算器の演算が開始
するのを許し、これにより、システム性能、デー
タスループツト、および、関数算出が加速される
ことが理解されよう。
ブロツク１４２は、乗算器の出力積が再び22個
のクロツクパルスの間に、乗算器１０８（図４参
照）からＺレジスタフアイル１０４（図４参照）
へ時間的に重なつて同様に転送されることを示
す。ブロツク１４４は、同様に、時間的に重なつ
て、22個のクロツクパルスの間の算術論理演算ユ
ニツト１２４（図４参照）の演算を示す。算術論
理演算ユニツト１２４は、ブロツク１４６によつ
て示されているように、２個のクロツクパルス生
成後に記憶のためＺレジスタフアイル１０４（図
４参照）へ送られる乗算器の出力積の結果をＺレ
ジスタフアイル内に記憶した後、４個のクロツク
パルスの間に全22個の加算および減算を行うのを
開始する。ストリーム化された複数のデータベク
トルについて関数算出が完了した後、関数算出を
表わす複数のパイプライン出力データ値は、ブロ
ツク１５０で示されているように、書込みデータ
先入れ先出し記憶装置７８（図２参照）内に書込
まれ、ブロツク１５２で示されているように、８
個の逐次的書込みに対して、書込みアドレス先入
れ先出し記憶装置６６（図２参照）書込み用アド
レスを用いてデータメモリ５８（図２参照）に書
込まれる。図６Ｂは、例えば、1024点高速フーリ
エ交換用の複数の逐次的パイプライン演算が連続
したブロツク１５４によつて指定された100％乗
算器利用のために一連の逐次的データベクトルの
重なり具合を示す合成ダイアグラムであり、加算
器およびデータメモリは、それぞれ、24サイクル
中の22サイクルの間、すなわち、91.7％使用され
ている。図６Ｂは、システムスループツトの高速
化を示しており、パイプライン内を流された複数
の逐次的データベクトルに対してパイプライン内
で1024点高速フーリエ交換の算出が完了される間
の２本の垂直破線間に亘る図６Ａの76サイクルか
ら24サイクルになつたことを示す。例えば、1024
点の複素高速フーリエ交換の算出は、4.7ミリ秒
を要する。
のクロツクパルスの間に、乗算器１０８（図４参
照）からＺレジスタフアイル１０４（図４参照）
へ時間的に重なつて同様に転送されることを示
す。ブロツク１４４は、同様に、時間的に重なつ
て、22個のクロツクパルスの間の算術論理演算ユ
ニツト１２４（図４参照）の演算を示す。算術論
理演算ユニツト１２４は、ブロツク１４６によつ
て示されているように、２個のクロツクパルス生
成後に記憶のためＺレジスタフアイル１０４（図
４参照）へ送られる乗算器の出力積の結果をＺレ
ジスタフアイル内に記憶した後、４個のクロツク
パルスの間に全22個の加算および減算を行うのを
開始する。ストリーム化された複数のデータベク
トルについて関数算出が完了した後、関数算出を
表わす複数のパイプライン出力データ値は、ブロ
ツク１５０で示されているように、書込みデータ
先入れ先出し記憶装置７８（図２参照）内に書込
まれ、ブロツク１５２で示されているように、８
個の逐次的書込みに対して、書込みアドレス先入
れ先出し記憶装置６６（図２参照）書込み用アド
レスを用いてデータメモリ５８（図２参照）に書
込まれる。図６Ｂは、例えば、1024点高速フーリ
エ交換用の複数の逐次的パイプライン演算が連続
したブロツク１５４によつて指定された100％乗
算器利用のために一連の逐次的データベクトルの
重なり具合を示す合成ダイアグラムであり、加算
器およびデータメモリは、それぞれ、24サイクル
中の22サイクルの間、すなわち、91.7％使用され
ている。図６Ｂは、システムスループツトの高速
化を示しており、パイプライン内を流された複数
の逐次的データベクトルに対してパイプライン内
で1024点高速フーリエ交換の算出が完了される間
の２本の垂直破線間に亘る図６Ａの76サイクルか
ら24サイクルになつたことを示す。例えば、1024
点の複素高速フーリエ交換の算出は、4.7ミリ秒
を要する。
本発明の思想から逸脱することなく、当業者に
とつて、本発明の全浮動小数点ベクトルプロセツ
サの多くの変形例が自明であることが理解されよ
う。
とつて、本発明の全浮動小数点ベクトルプロセツ
サの多くの変形例が自明であることが理解されよ
う。
図１は、本発明の全浮動小数点ベクトルプロセ
ツサの機能ブロツク線図、図２は、本発明の全浮
動小数点ベクトルプロセツサのパイプライン形算
術論理演算ユニツト制御装置のブロツク線図、図
３は、本発明の全浮動小数点ベクトルプロセツサ
のインターリーブドダイナミツクRAM形データ
メモリのブロツク線図、図４は、本発明の全浮動
小数点ベクトルプロセツサのパイプライン形算術
論理演算ユニツトのブロツク線図、図５Ａは、本
発明の全浮動小数点ベクトルプロセツサのデータ
フオーマツトの一例を示す線図、図５Ｂは、本発
明の全浮動小数点ベクトルプロセツサのデータフ
オーマツトの他の一例を示す線図、図５Ｃは、本
発明の全浮動小数点ベクトルプロセツサのパイプ
ライン形算術論理演算ユニツトの全フオーマツト
のうち一例を示す線図、図５Ｄは、本発明の全浮
動小数点ベクトルプロセツサのパイプライン形算
術論理演算ユニツトの他の一例を示す図、図６Ａ
は、一例として1024点高速フーリエ変換を実行す
るときの本発明の全浮動小数点ベクトルプロセツ
サの使用を示す線図、図６Ｂは、1024点高速フー
リエ変換を実行するときの本発明の全浮動小数点
ベクトルプロセツサの動作を示す他の線図であ
る。 １２……マスタ処理ユニツト（MPU）、１４…
…データメモリ、１６……マスタ処理ユニツトの
アドレスバス、１８……マスタ処理ユニツトのデ
ータバス、２０……パイプライン形算術論理演算
ユニツト制御装置、２８……アドレス生成器、３
６……パイプライン形算術論理演算ユニツト、４
０……補助入出力ポート、４９……メモリ制御装
置、５０……パイプライン形算術論理演算ユニツ
ト制御装置、５６……算術論理演算ユニツト、６
０……命令レジスタデコーダ、６４……アドレス
制御装置、６６……書込みアドレス先入れ先出し
記憶装置、６８……開始アドレスレジスタ、７２
……RAM、７４，８０，８２，８４……ラツ
チ、７８……書込みデータ先入れ先出し記憶装
置、８６……ダイナミツクRAM、１０２……Ｍ
レジスタフアイル、１０４……Ｚレジスタフアイ
ル、１０６……固定／浮動小数点コンバータ、１
１８……低値選択器、１２０……高値選択器、１
３０……正規化器。
ツサの機能ブロツク線図、図２は、本発明の全浮
動小数点ベクトルプロセツサのパイプライン形算
術論理演算ユニツト制御装置のブロツク線図、図
３は、本発明の全浮動小数点ベクトルプロセツサ
のインターリーブドダイナミツクRAM形データ
メモリのブロツク線図、図４は、本発明の全浮動
小数点ベクトルプロセツサのパイプライン形算術
論理演算ユニツトのブロツク線図、図５Ａは、本
発明の全浮動小数点ベクトルプロセツサのデータ
フオーマツトの一例を示す線図、図５Ｂは、本発
明の全浮動小数点ベクトルプロセツサのデータフ
オーマツトの他の一例を示す線図、図５Ｃは、本
発明の全浮動小数点ベクトルプロセツサのパイプ
ライン形算術論理演算ユニツトの全フオーマツト
のうち一例を示す線図、図５Ｄは、本発明の全浮
動小数点ベクトルプロセツサのパイプライン形算
術論理演算ユニツトの他の一例を示す図、図６Ａ
は、一例として1024点高速フーリエ変換を実行す
るときの本発明の全浮動小数点ベクトルプロセツ
サの使用を示す線図、図６Ｂは、1024点高速フー
リエ変換を実行するときの本発明の全浮動小数点
ベクトルプロセツサの動作を示す他の線図であ
る。 １２……マスタ処理ユニツト（MPU）、１４…
…データメモリ、１６……マスタ処理ユニツトの
アドレスバス、１８……マスタ処理ユニツトのデ
ータバス、２０……パイプライン形算術論理演算
ユニツト制御装置、２８……アドレス生成器、３
６……パイプライン形算術論理演算ユニツト、４
０……補助入出力ポート、４９……メモリ制御装
置、５０……パイプライン形算術論理演算ユニツ
ト制御装置、５６……算術論理演算ユニツト、６
０……命令レジスタデコーダ、６４……アドレス
制御装置、６６……書込みアドレス先入れ先出し
記憶装置、６８……開始アドレスレジスタ、７２
……RAM、７４，８０，８２，８４……ラツ
チ、７８……書込みデータ先入れ先出し記憶装
置、８６……ダイナミツクRAM、１０２……Ｍ
レジスタフアイル、１０４……Ｚレジスタフアイ
ル、１０６……固定／浮動小数点コンバータ、１
１８……低値選択器、１２０……高値選択器、１
３０……正規化器。
Claims (1)
- 【特許請求の範囲】 １ マスタ処理ユニツトと、このマスタ処理ユニ
ツトに結合され複数のアドレス指定可能記憶個所
を与えるための入力バスおよび出力バスを有する
第１の手段と、前記第１の手段および前記マスタ
処理ユニツトに結合され、前記アドレス指定可能
記憶個所に算出されるべきデータをロードする第
２の手段と、前記第１の手段および前記マスタ処
理ユニツトに結合され、前記マスタ処理ユニツト
と同時に動作し、複数の逐次的メモリ読出しアド
レス、および、メモリ書込みアドレスを与え、選
択的に遅延された制御信号を与える第３の手段
と、前記第１の手段、前記第３の手段および前記
マスタ処理ユニツトに結合され、前記遅延制御信
号に応答して前記マスタ処理ユニツトおよび前記
第３の手段の両方と同時に動作し前記複数の逐次
的メモリ読出しアドレス、および、メモリ書込み
アドレスのうち対応するアドレスと同期して複数
の逐次的マイクロ命令を供給する第４の手段と、
前記第１の手段および前記第４の手段と結合さ
れ、前記出力バス上の前記逐次的データおよび同
期供給された前記マイクロ命令に応答して前記マ
スタ処理ユニツト、前記第３の手段および前記第
４の手段と同時作動し、同期入力された前記マイ
クロ命令によつて前記出力バス上の前記データに
ついて予め選択された複数の計算集中関数の１つ
を算出し前記複数の計算集中関数のうち選択され
た前記計算集中関数の前記算出を表わすデータ値
を前記入力バスに供給する第５の手段とをそな
え、前記第１の手段は、前記複数の逐次的メモリ
読出しアドレスの各々に応答して作動可能である
ことにより、前記出力バス上に前記メモリ読出し
アドレスの各々にロードされた対応するデータを
供給し、複数のデータメモリの書込みアドレスの
各々に応答して動作可能であることにより、前記
メモリ書込みアドレスへ前記入力バス上の対応す
るデータをロードするようにした全浮動小数点ベ
クトルプロセツサ。 ２ 前記マスタ処理ユニツトは、68000スーパー
マイクロプロセツサチツプである請求項１記載の
全浮動小数点ベクトルプロセツサ。 ３ 前記第１の手段は、スタテイツクRAMを含
む請求項１記載の全浮動小数点ベクトルプロセツ
サ。 ４ 前記第１の手段は、インターリーブドダイナ
ミツクRAMを含む請求項１記載の全浮動小数点
ベクトルプロセツサ。 ５ 前記インターリーブドダイナミツクRAM
は、前記逐次的メモリ読出しアドレスの各々に応
答して２語を供給し前記逐次的メモリ書込みアド
レスの各々に応答して２値を受入れるように動作
する偶数バンク対および奇数バンク対として配列
された請求項４記載の全浮動小数点ベクトルプロ
セツサ。 ６ 前記第２の手段は、ホストインタフエースに
接続された直接メモリアクセス制御装置を含む請
求項１記載の全浮動小数点ベクトルプロセツサ。 ７ 前記第２の手段は、前記マスタ処理ユニツト
に動作的に接続されたRS−232形インタフエース
を含む請求項１記載の全浮動小数点ベクトルプロ
セツサ。 ８ 前記第２の手段は、前記マスタ処理ユニツト
に動作的に接続されたユニバスインタフエースを
含む請求項１記載の全浮動小数点ベクトルプロセ
ツサ。 ９ 前記第２の手段は、前記マスタ処理ユニツト
に動作的に接続されたマルチバスインタフエース
を含む請求項１記載の全浮動小数点ベクトルプロ
セツサ。 １０ 前記第１の手段に動作的に接続された少く
とも２つの入出力ポート更にを含む請求項１記載
の全浮動小数点ベクトルプロセツサ。 １１ 前記第３の手段は、前記マスタ処理ユニツ
トにより複数のアドレス生成制御ループをロード
可能な制御格納RAMを有するアドレス生成器
と、前記マスタ処理ユニツトにより前記アドレス
生成制御ループの選択された１つに対応する開始
アドレスがロード可能な開始レジスタと、前記ア
ドレス生成器の前記制御格納RAMに接続され前
記選択されたアドレス生成制御ループに応答して
前記複数の逐次的データメモリ読出しアドレスお
よび書込みアドレスを供給する、前記アドレス生
成器の算術論理演算ユニツトとを含む請求項１記
載の全浮動小数点ベクトルプロセツサ。 １２ 前記アドレス生成器の前記算術論理演算ユ
ニツトと前記第１の手段との間に接続された書込
みアドレス先入れ先出し記憶装置を更に含む請求
項１１記載の全浮動小数点ベクトルプロセツサ。 １３ 前記入力バスと前記第５の手段との間に接
続された書込みデータ先入れ先出し記憶装置を更
に含む請求項１１記載の全浮動小数点ベクトルプ
ロセツサ。 １４ 前記第４の手段は、前記マスタ処理ユニツ
トにより、各マイクロ命令が算出されるべき前記
複数の計算集中関数の１つに対応する、パイプラ
イン制御用シーケンサの複数のマイクロ命令をロ
ード可能な制御格納RAMを有するパイプライン
制御用シーケンサを有し、前記パイプライン制御
用シーケンサは、前記アドレス生成器により前記
複数の計算集中関数のうち選択された１つの開始
アドレスをロード可能な開始レジスタを含む請求
項１１記載の全浮動小数点ベクトルプロセツサ。 １５ 前記第５の手段は、マイクロ命令の制御に
よりフイードフオワード路およびフイードバツク
路の両方を介して選択的に接続されるＭレジスタ
フアイルおよびＺレジスタフアイルを有する動的
構成可能な多機能パイプライン形算術論理演算ユ
ニツトを含み、前記ＭレジスタフアイルおよびＺ
レジスタフアイルの各々は、２個の入力ポートお
よび２個の出力ポートを有する４ポート素子であ
り、前記複数のマイクロ命令の各々に応答して動
作することにより、前記ＭおよびＺレジスタフア
イル内への２つの書込み、および、前記Ｍおよび
Ｚレジスタフアイルからの２つの読出しを行う請
求項１記載の全浮動小数点ベクトルプロセツサ。 １６ 前記動的構成可能な多機能パイプライン形
算術論理演算ユニツトは、算術論理演算ユニツ
ト、および、符号ビツトラツチを含み、この符号
ビツトラツチは、前記Ｚレジスタフアイルと前記
算術論理演算ユニツトの間に接続され前記マイク
ロ命令に応答して動作することにより、前記算術
論理演算ユニツトにデータ依存決定能力を与える
請求項１５記載の全浮動小数点ベクトルプロセツ
サ。 １７ 一連の離散クロツク信号を供給するクロツ
クと、算出されるべきデータベクトルを格納し算
出後のデータ値を格納するデータメモリと、この
データメモリ、および、前記クロツクに結合され
たマスタ処理ユニツトと、前記マスタ処理ユニツ
トに接続され前記データメモリに結合され、算出
されるべき前記データベクトルを前記データメモ
リにロードし前記算出後のデータ値をオフロード
するインタフエースと、前記データメモリおよび
前記マスタ処理ユニツトに結合され前記クロツク
に応答して各クロツク信号の発生毎にデータメモ
リ読出しアドレスを制御可能に供給するアドレス
生成器と、前記マスタ処理ユニツトに接続され前
記アドレス生成器に結合され該アドレス生成器と
同時作動し、前記クロツクおよび前記アドレス生
成器に応答して、クロツク信号の生成毎に、およ
び、該クロツク信号の生成と同期して前記複数の
データメモリ書込みアドレスの対応するものと同
時に完全プログラム可能水平フオーマツトビツト
フイールドを有するマイクロ命令を供給するパイ
プライン制御用シーケンサと、前記パイプライン
制御用シーケンサおよび前記データメモリに結合
され前記マイクロ命令のそれぞれ、および、前記
クロツク信号に応答して、前記複数のデータメモ
リ読出しアドレスによつて指定されたデータにつ
いて複数の計算集中関数のうち選択されたものを
算出するパイプライン形算術論理演算ユニツトと
を含むベクトルプロセツサ。 １８ 前記アドレス生成器と前記パイプライン形
算術論理演算ユニツトの入力との間に接続された
書込みアドレス先入れ先出し記憶装置を含む請求
項１７記載のベクトルプロセツサ。 １９ 前記アドレス生成器は、書込みデータアド
レスを生成するように動作し、上記ベクトルプロ
セツサは、前記パイプライン形算術論理演算ユニ
ツトの出力と前記データメモリとの間に接続され
た書込みデータ先入れ先出し記憶装置を更に含む
請求項１７記載のベクトルプロセツサ。 ２０ 前記書込みアドレス先入れ先出し記憶装置
は、前記パイプライン制御用シーケンサに結合さ
れ、前記完全プログラム可能水平フオーマツトマ
イクロ命令の予め選択されたビツトフイールドに
よつて制御される請求項１８記載のベクトルプロ
セツサ。 ２１ 前記書込みデータ先入れ先出し記憶装置
は、前記パイプライン制御用シーケンサに結合さ
れ、前記完全プログラム可能水平フオーマツトマ
イクロ命令の予め選択されたビツトフイールドに
よつて制御される請求項１９記載のベクトルプロ
セツサ。 ２２ 前記パイプライン算術論理演算ユニツト
は、前記パイプライン制御用シーケンサに結合さ
れた、それぞれ２個の入力端および２個の出力端
を有するＭフアイルレジスタおよびＺフアイルレ
ジスタを有し、前記完全プログラム可能水平フオ
ーマツトマイクロ命令の予め選択されたビツトフ
イールドに応答して動作することにより各クロツ
クパルスの生成毎に２つの読出し、および、２つ
の書込みを行う請求項１７記載のベクトルプロセ
ツサ。 ２３ 前記パイプライン形算術論理演算ユニツト
は、符号ラツチを介して前記Ｚフアイルレジスタ
に接続された算術論理演算ユニツトを含み、前記
符号ラツチは、前記完全プログラム可能水平フオ
ーマツトマイクロ命令の予め選択されたビツトフ
イールドにより動作して、前記算術論理演算ユニ
ツトに符号情報を与えることにより、データ依存
決定を制御可能に供給する請求項２２記載のベク
トルプロセツサ。 ２４ 前記アドレス生成器は、算術論理演算ユニ
ツトを有し、データメモリ出力依存アドレス生成
を行うために、前記データメモリと前記アドレス
生成器の前記算術論理演算ユニツトとの間に接続
され前記完全プログラム可能水平フオーマツトマ
イクロ命令の予め選択されたビツトフイールドに
よつて使用可能となる少くとも１個のラツチを更
に含む請求項１７記載のベクトルプロセツサ。 ２５ 前記アドレス生成器は、算術論理演算ユニ
ツトを含み、パイプライン出力依存アドレス生成
を行うために、前記パイプライン形算術論理演算
ユニツトと前記アドレス生成器の前記算術論理演
算ユニツトとの間に接続され、前記完全プログラ
ム可能水平フオーマツトマイクロ命令の予め選択
されたビツトフイールドによつて使用可能となる
少くとも１個のラツチを更に含む請求項１７記載
のベクトルプロセツサ。 ２６ 前記パイプライン形算術論理演算ユニツト
と前記データメモリとの間に接続された書込みア
ドレス先入れ先出し記憶装置と、前記アドレス生
成器と前記書き込みアドレス先入れ先出し記憶装
置との間に接続されたカウンタとを有し、前記書
込みアドレス先入れ先出し記憶装置は、前記完全
プログラム可能水平フオーマツトマイクロ命令の
予め選択されたビツトフイールドおよび所定値ま
でカウントダウンした前記カウンタによつて使用
可能となる請求項１７記載のベクトルプロセツ
サ。 ２７ 前記インタフエースは、ユニバスインタフ
エースである請求項１７記載のベクトルプロセツ
サ。 ２８ 前記インタフエースは、マルチバスインタ
フエースである請求項１７記載のベクトルプロセ
ツサ。 ２９ 前記インタフエースは、RS−232シリアル
ラインである請求項１７記載のベクトルプロセツ
サ。 ３０ 前記データメモリに接続された少くとも２
個の補助入出力ポートを更に含む請求項１７記載
のベクトルプロセツサ。 ３１ 前記データメモリは、並列の偶数バンク対
および奇数バンク対として接続され前記アドレス
生成器によつて指定された各アドレスに応答して
動作することにより、２つのデータ語を直列に供
給するダイナミツクRAMを含む請求項１７記載
のベクトルプロセツサ。 ３２ 固定小数点フオーマツトおよび浮動小数点
フオーマツトの一方により動作し、密結合モー
ド、疎結合モードおよび非結合モードの１つによ
り動作するベクトルプロセツサであつて、クロツ
クパルスを供給するクロツクと、このクロツクパ
ルスに結合されたマスタ処理ユニツトと、前記ク
ロツクおよび前記マスタ処理ユニツトに結合され
たデータメモリと、前記クロツクおよび前記マス
タ処理ユニツトに接続され前記データメモリに対
してデータをロードするため直接メモリアクセス
を供給する手段と、前記マスタ処理ユニツトに並
列接続され前記クロツクおよび前記データメモリ
に結合されて各クロツクパルスの発生毎にデータ
メモリ書込みアドレスおよびデータメモリ読出し
アドレスを供給する第１のプロセツサと、前記マ
スタ処理ユニツトと前記クロツクに結合された前
記第１プロセツサとに並列接続され、前記第１の
プロセツサに応答して前記データメモリ書込みア
ドレスの各々と同期してクロツクパルスの発生毎
に水平フオーマツトマイクロ命令を供給する第２
のプロセツサと、前記データメモリおよび前記第
２のプロセツサに接続され前記クロツクに結合さ
れて、各クロツクパルス毎に前記データメモリ書
込みアドレスと前記マイクロ命令とによつて指定
されるデータ値に応答して、前記データについて
計算集中関数を算出する制御可能に構成しうるパ
イプライン形算術論理演算ユニツトとをそなえた
ベクトルプロセツサ。 ３３ 前記パイプライン形算術論理演算ユニツト
は、マイクロ命令に制御されるフイードフオワー
ド路およびフイードバツク路により選択的に接続
可能な第１レジスタフアイルおよび第２レジスタ
フアイルを含み、各クロツクパルス毎に動作する
ことにより、上記レジスタフアイル内に２つの書
込みを行い前記レジスタフアイルから２つの読出
しを行う請求項３２記載のベクトルプロセツサ。 ３４ 前記レジスタフアイルの各々は、２つの入
力ポートおよび２つの出力ポートを有し、前記書
込み一方は、読出し用に指定されたアドレスへ行
われる請求項３３記載のベクトルプロセツサ。 ３５ 前記第１レジスタフアイルの前記出力ポー
トは、前記第２レジスタフアイルの入力ポートの
一方に接続された２つの出力ポートを有する２入
力ポート乗算器の前記入力ポートに接続された請
求項３４記載のベクトルプロセツサ。 ３６ 前記第２レジスタフアイルの前記出力ポー
トは、この第２レジスタフアイルの前記入力ポー
トの一方に再び接続された１つの出力ポートを有
する２入力ポート算術論理演算ユニツトの前記２
つの入力ポートに接続された請求項３５記載のベ
クトルプロセツサ。 ３７ 前記レジスタフアイルの前記出力ポートの
一方と前記算術論理演算ユニツトとの間に接続さ
れ、マイクロ命令により制御されて動作すること
により、前記算術論理演算ユニツトにデータ依存
決定能力を与える請求項３６記載のベクトルプロ
セツサ。 ３８ 前記パイプライン形算術論理演算ユニツト
は、前記データメモリと前記第１レジスタフアイ
ルとの間に接続されマイクロ命令により制御され
オンザフライ固定および浮動小数点フオーマツト
交換の一方を供給する手段を含む請求項３７記載
のベクトルプロセツサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/498,877 US4589067A (en) | 1983-05-27 | 1983-05-27 | Full floating point vector processor with dynamically configurable multifunction pipelined ALU |
| US498877 | 1983-05-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59226971A JPS59226971A (ja) | 1984-12-20 |
| JPH0418345B2 true JPH0418345B2 (ja) | 1992-03-27 |
Family
ID=23982870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
| US (1) | US4589067A (ja) |
| EP (1) | EP0127508B1 (ja) |
| JP (1) | JPS59226971A (ja) |
| DE (1) | DE3483795D1 (ja) |
| IL (1) | IL71720A (ja) |
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