JPH0480867A - 演算回路 - Google Patents
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- JPH0480867A JPH0480867A JP2197467A JP19746790A JPH0480867A JP H0480867 A JPH0480867 A JP H0480867A JP 2197467 A JP2197467 A JP 2197467A JP 19746790 A JP19746790 A JP 19746790A JP H0480867 A JPH0480867 A JP H0480867A
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
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- G—PHYSICS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル信号処理装置 （ＤＳＰ：Ｄｉｇｉ
ｔａｌＳｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）に使用され
る演算回路に関する。
ｔａｌＳｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）に使用され
る演算回路に関する。
第２Ｍは従来のディジタル信号処理装置の演算部の一構
成例を示すブロック図であり、沖電気工業株式会社製デ
ィジタルシグナルプロセノサＭＳＭ６９９２１０のユー
ザーズマニュアルの第９ページに示されている。
成例を示すブロック図であり、沖電気工業株式会社製デ
ィジタルシグナルプロセノサＭＳＭ６９９２１０のユー
ザーズマニュアルの第９ページに示されている。
第２図において、参照符号１０１及び１０２は共に被演
算データを格納するレジスタであり、レジスタ１０１の
出力は乗算器１０３及びセレクタ１０４へ、またレジス
タ１０２の出力は乗算器１０３及びセレクタ１０５に与
えられている。
算データを格納するレジスタであり、レジスタ１０１の
出力は乗算器１０３及びセレクタ１０４へ、またレジス
タ１０２の出力は乗算器１０３及びセレクタ１０５に与
えられている。
乗算器１０３は上述のレジスタ１０１及び１０２に格納
されている被演算データ相互の乗算を実行し、その結果
をセレクタ１０４へ出力する。この際に乗算器１０３が
固定小数点乗算を実行するか浮動小数点乗算を実行する
かは、乗算器１０３に与えられているコントロールレジ
スタ（ＣＲ）２０１の出力信号であるモード制御信号２
０２により指定される。
されている被演算データ相互の乗算を実行し、その結果
をセレクタ１０４へ出力する。この際に乗算器１０３が
固定小数点乗算を実行するか浮動小数点乗算を実行する
かは、乗算器１０３に与えられているコントロールレジ
スタ（ＣＲ）２０１の出力信号であるモード制御信号２
０２により指定される。
コントロールレジスタ２０１は乗算器１０３の動作モー
ドを制御する制御ビットを備えている。コントロールレ
ジスタ２０１の制御ビットには、この演算回路が備えら
れているＤＳＰが実行すべき命令の内容に応じて、乗算
器１０３が実行すべき乗算が固定小数点乗算であるか浮
動小数点乗算であるかの指定、換言すれば乗算器１０３
の動作モードの指定をする信号２０３の値がセットされ
る。そして、このコントロールレジスタ２０１の制御ビ
ットにセントされている値に対応して乗算器１０３の動
作モードがモード制御信号２０２により指定される。
ドを制御する制御ビットを備えている。コントロールレ
ジスタ２０１の制御ビットには、この演算回路が備えら
れているＤＳＰが実行すべき命令の内容に応じて、乗算
器１０３が実行すべき乗算が固定小数点乗算であるか浮
動小数点乗算であるかの指定、換言すれば乗算器１０３
の動作モードの指定をする信号２０３の値がセットされ
る。そして、このコントロールレジスタ２０１の制御ビ
ットにセントされている値に対応して乗算器１０３の動
作モードがモード制御信号２０２により指定される。
セレクタ１０４はレジスタ１０１の出力または乗算器１
０３の出力のいずれかを選択してＡＬＵ１０６に与える
。またセレクタ１０５はレジスタ１０２の出力と後述す
るアキュームレータ１０７の出力のいずれかを選択して
ＡＬＵ１０６に与える。
０３の出力のいずれかを選択してＡＬＵ１０６に与える
。またセレクタ１０５はレジスタ１０２の出力と後述す
るアキュームレータ１０７の出力のいずれかを選択して
ＡＬＵ１０６に与える。
ＡＬＵ１０６は上述の両セレクタ１０４．１０５の出力
を入力として論理演算を実行し、その結果をアキューム
レータ１０７へ出力する。この際にＡＬＩＩ１０６がど
のような演算、たとえば固定小数点乗算、浮動小数点乗
算あるいはその他の演算が実行されるかは、この演算回
路が備えられているＤＳＰが実行すべき命令の内容に応
じて指定されるが、これについては以下に説明する。
を入力として論理演算を実行し、その結果をアキューム
レータ１０７へ出力する。この際にＡＬＩＩ１０６がど
のような演算、たとえば固定小数点乗算、浮動小数点乗
算あるいはその他の演算が実行されるかは、この演算回
路が備えられているＤＳＰが実行すべき命令の内容に応
じて指定されるが、これについては以下に説明する。
ＡＬＵ１０６にはデコーダ１０８の出力が演算制御信号
１０９として与えられている。デコーダ１０８は、この
演算回路が備えられているＤＳＰが実行すべき命令中の
ＡＬＵ１０６が実行すべき演算を指定するための所定の
フィールド、具体的にはＡＬＵ演算指定フィールドによ
り決定される演算指定信号１１３をデコードし、その結
果を演算制御信号１０９としてＡＬＵ１０６に与える。
１０９として与えられている。デコーダ１０８は、この
演算回路が備えられているＤＳＰが実行すべき命令中の
ＡＬＵ１０６が実行すべき演算を指定するための所定の
フィールド、具体的にはＡＬＵ演算指定フィールドによ
り決定される演算指定信号１１３をデコードし、その結
果を演算制御信号１０９としてＡＬＵ１０６に与える。
従って、ＡＬＵ１０６は両セレクタ１０４．１０５の出
力を入力として演算制御信号１０９により指定される演
算を実行してアキュームレータ１０７に蓄積記憶させる
。
力を入力として演算制御信号１０９により指定される演
算を実行してアキュームレータ１０７に蓄積記憶させる
。
第３図は上述のコントロールレジスタ２０１の乗算器１
０３の制御に関するフィールドを示す模式図であり、参
照符号３０１が前述の制御ビア）に記憶される間フラグ
である。
０３の制御に関するフィールドを示す模式図であり、参
照符号３０１が前述の制御ビア）に記憶される間フラグ
である。
第４図は第２図に示されている演算回路が備えられてい
るＤＳＰの命令フィールド中のフラグの機能を示す模式
図である。聞フラグ３０１の値が“１”にセットされて
いる場合は乗算器１０３は固定小数点乗算モードになり
固定小数点乗算を実行しする。
るＤＳＰの命令フィールド中のフラグの機能を示す模式
図である。聞フラグ３０１の値が“１”にセットされて
いる場合は乗算器１０３は固定小数点乗算モードになり
固定小数点乗算を実行しする。
また聞フラグ３０１の値が“０”にセントされている場
合は乗算器１０３は浮動小数点乗算モードになり乗算器
１０３は固定小数点乗算を実行する。
合は乗算器１０３は浮動小数点乗算モードになり乗算器
１０３は固定小数点乗算を実行する。
このような構成の従来の演算回路の動作について以下に
説明する。
説明する。
乗算器１０３の動作モードの指定、即ち聞フラグ３０１
の値の設定はコントロールレジスタ２０１の内容をセン
トする命令により行われる。
の値の設定はコントロールレジスタ２０１の内容をセン
トする命令により行われる。
まず、固定小数点乗算を行う場合は、命令によりコント
ロールレジスタ２０１の聞フラグ３０１を“１″にセン
トする。これにより、コントロールレジスタ２０１から
乗算器１０３へ固定小数点乗算を指定するモード制御信
号２０２が与えられるので、乗算器１０３は固定小数点
乗算モードになってレジスタ１０１１０２に格納されて
いるデータ相互の固定小数点乗算を実行する。
ロールレジスタ２０１の聞フラグ３０１を“１″にセン
トする。これにより、コントロールレジスタ２０１から
乗算器１０３へ固定小数点乗算を指定するモード制御信
号２０２が与えられるので、乗算器１０３は固定小数点
乗算モードになってレジスタ１０１１０２に格納されて
いるデータ相互の固定小数点乗算を実行する。
一方、浮動小数点乗算を行う場合は、命令によりコント
ロールレジスタ２０１の間フラグ３０１ヲ“０”にセッ
トする。これにより、コントロールレジスタ２０１から
乗算器１０３へ浮動小数点乗算を指定するモード制御信
号２０２が与えられるので、乗算器１０３は浮動小数点
乗算モードになってレジスタ１０１゜１０２に格納され
ているデータ相互の浮動小数点乗算を実行する。
ロールレジスタ２０１の間フラグ３０１ヲ“０”にセッ
トする。これにより、コントロールレジスタ２０１から
乗算器１０３へ浮動小数点乗算を指定するモード制御信
号２０２が与えられるので、乗算器１０３は浮動小数点
乗算モードになってレジスタ１０１゜１０２に格納され
ているデータ相互の浮動小数点乗算を実行する。
ＡＬＵ１０６の動作モード、即ちＡＬＩ１１０６がいず
れの演算を実行するかは命令中のＡＬ［Ｉ演算を指定す
るＡＬＵ演算指定フィールドにより直接指定される。こ
のフィールドに対応する演算指定信号１１３はデコーダ
１０Ｂによりデコードされて演算制御信号１０９として
ＡＬＬ１１０６に与えられる。そして、ＡＬｔｌ１０６
は両セレクタ１０４．１０５から与えられるデータに対
して演頁制御信号１０９により指定されている演算を実
行し、アキュームレータ１０７に蓄積記憶させる。
れの演算を実行するかは命令中のＡＬ［Ｉ演算を指定す
るＡＬＵ演算指定フィールドにより直接指定される。こ
のフィールドに対応する演算指定信号１１３はデコーダ
１０Ｂによりデコードされて演算制御信号１０９として
ＡＬＬ１１０６に与えられる。そして、ＡＬｔｌ１０６
は両セレクタ１０４．１０５から与えられるデータに対
して演頁制御信号１０９により指定されている演算を実
行し、アキュームレータ１０７に蓄積記憶させる。
ところで、積和演算を実行する場合、積和のデータ形式
は同一であるため、乗算器１０３とＡＬＵ１０６とでは
同一形式のデータを処理することになる。
は同一であるため、乗算器１０３とＡＬＵ１０６とでは
同一形式のデータを処理することになる。
即ち、乗算器１０３において固定小数点乗算が行われれ
ばＡＬＵ１０６において固定小数点演算が行われ、乗算
器１０３において浮動小数点乗算が行われればＡＬＵ１
０６において浮動小数点演算が行われる。
ばＡＬＵ１０６において固定小数点演算が行われ、乗算
器１０３において浮動小数点乗算が行われればＡＬＵ１
０６において浮動小数点演算が行われる。
上述のような構成の従来のＤＳＰの演算回路においては
、乗算器１０３の動作モード、即ち浮動小数点乗算を行
うかあるいは浮動小数点乗算を行うかはコントロールレ
ジスタ２０１の間フラグ３０１により指定され、またＡ
Ｌｔｌ１０６の動作モード、即ち浮動小数点演算を行う
かあるいは浮動小数点演算を行うかは命令中のＡＬＵ６
４算指定フィールドにより指定される。換言すれば、乗
算器１０３とＡＬＵ１０６との双方共にその動作モード
はＤＳＰが実行すべき命令中において個別に指定されて
いる。このため、プログラマがプログラミングを行う際
には乗算器１０３の動作モードを常に認識して考慮する
必要があるので、プログラミング作業の効率を低下させ
ている。また、乗算器１０３の動作モードを指定するた
めの聞フラグ３０１に相当する命令フィールド中のビッ
トが必要である。
、乗算器１０３の動作モード、即ち浮動小数点乗算を行
うかあるいは浮動小数点乗算を行うかはコントロールレ
ジスタ２０１の間フラグ３０１により指定され、またＡ
Ｌｔｌ１０６の動作モード、即ち浮動小数点演算を行う
かあるいは浮動小数点演算を行うかは命令中のＡＬＵ６
４算指定フィールドにより指定される。換言すれば、乗
算器１０３とＡＬＵ１０６との双方共にその動作モード
はＤＳＰが実行すべき命令中において個別に指定されて
いる。このため、プログラマがプログラミングを行う際
には乗算器１０３の動作モードを常に認識して考慮する
必要があるので、プログラミング作業の効率を低下させ
ている。また、乗算器１０３の動作モードを指定するた
めの聞フラグ３０１に相当する命令フィールド中のビッ
トが必要である。
本発明はこのような事情に鑑みてなされたものであり、
ＤＳＰのプログラミングに際してプログラマが乗算器の
動作モードの指定を考慮せずとも、乗算器がＡＬＵと同
一のモードで乗算を行うように構成された演算回路の提
供を目的とする。
ＤＳＰのプログラミングに際してプログラマが乗算器の
動作モードの指定を考慮せずとも、乗算器がＡＬＵと同
一のモードで乗算を行うように構成された演算回路の提
供を目的とする。
本発明に係る演算回路は、乗算器と、ＡＬＵと、ＡＬＵ
の動作モードを指定する信号を発生するためのデコーダ
と、このデコーダによるデコード結果がＡＬＵに固定小
数点演算または浮動小数点演算を指定する場合に、乗算
器にもそれぞれ固定小数点乗算又は浮動小数点乗算を指
定する信号をデコーダ出力に基づいて発生する回路とを
備えている。
の動作モードを指定する信号を発生するためのデコーダ
と、このデコーダによるデコード結果がＡＬＵに固定小
数点演算または浮動小数点演算を指定する場合に、乗算
器にもそれぞれ固定小数点乗算又は浮動小数点乗算を指
定する信号をデコーダ出力に基づいて発生する回路とを
備えている。
本発明に係る演算回路では、命令中のＡＬＵが実行すべ
き演算を指定しているフィールドをデコードした結果に
基づいて、固定小数点演算が指定されている場合には乗
算器が実行すべき命令として固定小数点乗算が指定され
、浮動小数点演算が指定されている場合には乗算器が実
行すべき命令として浮動小数点乗算が指定されるように
、デコーダ出力に基づいて信号が発生されるので、命令
中において乗算器が実行すべき乗算が固定小数点乗算で
あるか浮動小数点乗算であるかの指定と、ＡＬＵた実行
すべき演算の指定とを個別に行う必要がない。
き演算を指定しているフィールドをデコードした結果に
基づいて、固定小数点演算が指定されている場合には乗
算器が実行すべき命令として固定小数点乗算が指定され
、浮動小数点演算が指定されている場合には乗算器が実
行すべき命令として浮動小数点乗算が指定されるように
、デコーダ出力に基づいて信号が発生されるので、命令
中において乗算器が実行すべき乗算が固定小数点乗算で
あるか浮動小数点乗算であるかの指定と、ＡＬＵた実行
すべき演算の指定とを個別に行う必要がない。
以下、本発明をその実施例を示す図面を参照して詳述す
る。
る。
第１図は本発明に係る演算回路の一構成例を示すブロッ
ク図である。なお、第１図において前述の第２図と同一
符号は同一、又は相当部分を示す。
ク図である。なお、第１図において前述の第２図と同一
符号は同一、又は相当部分を示す。
第１図において、参照符号１０１及び１０２は共に被演
算データを格納するレジスタであり、レジスタ１０１の
出力は乗算器１０３及びセレクタ１０４へ、またレジス
タ１０２の出力は乗算器１０３及びセレクタ１０５に与
えられている。
算データを格納するレジスタであり、レジスタ１０１の
出力は乗算器１０３及びセレクタ１０４へ、またレジス
タ１０２の出力は乗算器１０３及びセレクタ１０５に与
えられている。
乗算器１０３は上述のレジスタ１０１及び１０２に格納
されている被演算データ間の乗算を実行し、その結果を
セレクタ１０４へ出力する。乗算器１０３には保持回路
１１０の出力信号である動作モード制御信号１１２が与
えられている。動作モード制御信号１１２は、後述する
が、乗算器１０３が実行すべき乗算が固定小数点乗算で
あるか浮動小数点乗算であるかを指定する。
されている被演算データ間の乗算を実行し、その結果を
セレクタ１０４へ出力する。乗算器１０３には保持回路
１１０の出力信号である動作モード制御信号１１２が与
えられている。動作モード制御信号１１２は、後述する
が、乗算器１０３が実行すべき乗算が固定小数点乗算で
あるか浮動小数点乗算であるかを指定する。
保持回路１１０は後述するデコーダ１０８から与えられ
る信号１１１を保持する。
る信号１１１を保持する。
セレクタ１０４はレジスタ１０１の出力または乗算器１
０３の出力のいずれかを選択してＡＬＬ１１０６に与え
る。またセレクタ１０５はレジスタ１０２の出力と後述
するアキュームレータ１０７の出力のいずれかを選択し
てＡＬＵ１０６に与える。
０３の出力のいずれかを選択してＡＬＬ１１０６に与え
る。またセレクタ１０５はレジスタ１０２の出力と後述
するアキュームレータ１０７の出力のいずれかを選択し
てＡＬＵ１０６に与える。
ＡＬＵ１０６は両セレクタ１０４．１０５の出力を入力
として各種の演算を実行し、その結果をアキュームレ−
タ１０７へ出力する。
として各種の演算を実行し、その結果をアキュームレ−
タ１０７へ出力する。
ＡＬＩＪ１０６にはデコーダ１０８の出力が演算制御信
号１０９として与えられている。デコーダ１０８は、こ
の演算回路が備えられているＤＳＰが実行すべき命令中
のＡＬＬ１１０６が実行すべき演算を指定するための所
定のフィールド、具体的にはＡＬＵ演算指定フィールド
により決定される演算指定信号１１３をデコードし、そ
の結果を演算制御信号１０９としてＡＬＵ１０６に与え
る。
号１０９として与えられている。デコーダ１０８は、こ
の演算回路が備えられているＤＳＰが実行すべき命令中
のＡＬＬ１１０６が実行すべき演算を指定するための所
定のフィールド、具体的にはＡＬＵ演算指定フィールド
により決定される演算指定信号１１３をデコードし、そ
の結果を演算制御信号１０９としてＡＬＵ１０６に与え
る。
従って、ＡＬ［ｌ１０６は両セレクタ１０４．１０５の
出力を入力として演算制御信号１０９により指定される
種類の演算を実行してアキュームレータ１０７に蓄積記
憶させる。
出力を入力として演算制御信号１０９により指定される
種類の演算を実行してアキュームレータ１０７に蓄積記
憶させる。
また、デコーダ１０８からはＡＬＵ１０６により実行さ
れる演算が固定小数点乗算であるか浮動小数点乗算であ
るかを表す信号１１１が前述の保持回路１１０へ出力さ
れている。従って、この保持回路１１０に保持されてい
る信号１１１の値に対応して乗算器１０３の動作モード
が動作モード制御信号１１２により指定される。
れる演算が固定小数点乗算であるか浮動小数点乗算であ
るかを表す信号１１１が前述の保持回路１１０へ出力さ
れている。従って、この保持回路１１０に保持されてい
る信号１１１の値に対応して乗算器１０３の動作モード
が動作モード制御信号１１２により指定される。
このような構成の本発明の演算回路の動作について以下
に説明する。
に説明する。
まず、命令中のＡＬＵ演算フィールドにより決定される
演算指定信号１１３はデコーダ１０８によりデコードさ
れ、この結果から＾ＬＵ１０６が実行すべき演算を指定
する信号、即ち演算制御信号１０９がＡＬＵ１０６に与
えられる。また同時に、ＡＬＵ１０６が実行すべき演算
が固定小数点乗算であるか浮動小数点乗算であるかまた
は他の演算であるかを示す信号１１１が保持回路１１０
に与えられて保持される。なおこの際、ＡＬｔｌ１０６
の演算が固定小数点乗算でも浮動小数点乗算でもない場
合には保持回路１１０の保持内容は変化しない。
演算指定信号１１３はデコーダ１０８によりデコードさ
れ、この結果から＾ＬＵ１０６が実行すべき演算を指定
する信号、即ち演算制御信号１０９がＡＬＵ１０６に与
えられる。また同時に、ＡＬＵ１０６が実行すべき演算
が固定小数点乗算であるか浮動小数点乗算であるかまた
は他の演算であるかを示す信号１１１が保持回路１１０
に与えられて保持される。なおこの際、ＡＬｔｌ１０６
の演算が固定小数点乗算でも浮動小数点乗算でもない場
合には保持回路１１０の保持内容は変化しない。
そして、保持回路１１０がＡＬＵ１０６の演算が固定小
数点乗算であることを示す信号を保持している場合には
、動作モード制御信号１１２は乗算器１０３に固定小数
点乗算を指定する信号になる。また保持回路１１０がＡ
ＬＵ１０６の演算が浮動小数点乗算であることを示す信
号を保持している場合には、動作モード制御信号１１２
は乗算器１０３に浮動小数点乗算を指定する信号となる
。
数点乗算であることを示す信号を保持している場合には
、動作モード制御信号１１２は乗算器１０３に固定小数
点乗算を指定する信号になる。また保持回路１１０がＡ
ＬＵ１０６の演算が浮動小数点乗算であることを示す信
号を保持している場合には、動作モード制御信号１１２
は乗算器１０３に浮動小数点乗算を指定する信号となる
。
即ち、乗算器１０３に与えられる動作モード制御信号１
１２は、ＡＬＵ１０６において固定小数点演算が行われ
る場合には固定小数点乗算を、またＡＬＵ１０６におい
て浮動小数点演算が行われる場合には浮動小数点乗算を
それぞれ実行させるように乗算器１０３を制御する。な
お、ＡＬＵ１０６において固定小数点乗算及び浮動小数
点乗算以外の各種の演算が行われる場合、あるいはＡＬ
Ｕ１０６において演算が行われない場合には保持回路１
１０の内容は変化せずにそれまでの状態を維持する。
１２は、ＡＬＵ１０６において固定小数点演算が行われ
る場合には固定小数点乗算を、またＡＬＵ１０６におい
て浮動小数点演算が行われる場合には浮動小数点乗算を
それぞれ実行させるように乗算器１０３を制御する。な
お、ＡＬＵ１０６において固定小数点乗算及び浮動小数
点乗算以外の各種の演算が行われる場合、あるいはＡＬ
Ｕ１０６において演算が行われない場合には保持回路１
１０の内容は変化せずにそれまでの状態を維持する。
ＡＬＵ１０６は両セレクタ１０４．１０５から与えられ
るデータに対して演算制御信号１０９により指定されて
いる演算を実行し、アキュームレータ１０７に蓄積記憶
させる。
るデータに対して演算制御信号１０９により指定されて
いる演算を実行し、アキュームレータ１０７に蓄積記憶
させる。
以上のように、本発明の演算回路が備えられているＤＳ
Ｐにより実行される命令により固定小数点の積和演算が
行われる場合には、命令フィールド中において乗算器１
０３に固定小数点乗算を実行させるための情報を含ませ
ておかずとも乗算器１０３は固定小数点乗算を実行し、
また浮動小数点の積和演算が行われる場合には、命令フ
ィールド中において乗算器１０３に浮動小数点乗算を実
行させるための情報を含ませておかずとも乗算器１０３
は浮動小数点乗算を実行する。
Ｐにより実行される命令により固定小数点の積和演算が
行われる場合には、命令フィールド中において乗算器１
０３に固定小数点乗算を実行させるための情報を含ませ
ておかずとも乗算器１０３は固定小数点乗算を実行し、
また浮動小数点の積和演算が行われる場合には、命令フ
ィールド中において乗算器１０３に浮動小数点乗算を実
行させるための情報を含ませておかずとも乗算器１０３
は浮動小数点乗算を実行する。
以上に説明した如く、本発明によればＡＬＩＪが行う演
算を指定するフィールドの内容によりＡＬＬＩの演算の
制御と乗算器の動作モードの制御とが同時に行われるの
で、プログラマがプログラミングする際に乗算器の動作
モード、即ち固定小数点乗算であるか浮動小数点乗算で
あるかを考慮する必要無しにプログラミングすることが
可能になる。また従来は乗算器モードの指定と＾ＬＵの
演算指定とを命令中の個別のフィールドで制御している
が、本発明ではＡＬＵの制御のフィールドのみで済むた
め、命令フィールドのビット数を削減することが可能に
なり、またそのビットを他の用途に使用すことが可能に
なる。
算を指定するフィールドの内容によりＡＬＬＩの演算の
制御と乗算器の動作モードの制御とが同時に行われるの
で、プログラマがプログラミングする際に乗算器の動作
モード、即ち固定小数点乗算であるか浮動小数点乗算で
あるかを考慮する必要無しにプログラミングすることが
可能になる。また従来は乗算器モードの指定と＾ＬＵの
演算指定とを命令中の個別のフィールドで制御している
が、本発明ではＡＬＵの制御のフィールドのみで済むた
め、命令フィールドのビット数を削減することが可能に
なり、またそのビットを他の用途に使用すことが可能に
なる。
第１図は本発明の演算回路の一構成例を示すブロック図
、第２図は従来の演算回路の〜構成例を示すブロック図
、第３図は従来の演算回路のための命令フィールドの一
部を示す模式図、第４回は命令フィールド中のフラグの
機能を示す模式図である。 １０３・・・乗算器 １０６・・・ＡＬＵ １０８
・・・デコーダ１１０・・・保持口１ａ １１２・・
・動作モード制御信号なお、図中、同一符号は同一、又
は相当部分を示す。
、第２図は従来の演算回路の〜構成例を示すブロック図
、第３図は従来の演算回路のための命令フィールドの一
部を示す模式図、第４回は命令フィールド中のフラグの
機能を示す模式図である。 １０３・・・乗算器 １０６・・・ＡＬＵ １０８
・・・デコーダ１１０・・・保持口１ａ １１２・・
・動作モード制御信号なお、図中、同一符号は同一、又
は相当部分を示す。
Claims (1)
- （１）実行されるべき命令の内容に応じて、固定小数点
乗算又は浮動小数点乗算のいずれかが実行すべき乗算と
して制御信号により指定される乗算器と、 実行されるべき命令の内容に応じて、前記乗算器の出力
を含むデータを対象として実行すべき演算が指定される
ＡＬＵと、 実行されるべき命令中に含まれるフィールドの内容をデ
コードして前記ＡＬＵが実行すべき演算を指定するデコ
ーダと を備えた演算回路において、 前記デコーダによるデコード結果が前記ＡＬＵが実行す
べき演算として固定小数点演算又は浮動小数点演算を指
定している場合に、それぞれに対応して固定小数点乗算
又は浮動小数点乗算を指定する前記制御信号を前記デコ
ーダ出力に基づいて発生する制御信号発生回路を備えた
ことを特徴とする演算回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2197467A JPH0480867A (ja) | 1990-07-23 | 1990-07-23 | 演算回路 |
| US08/047,757 US5301137A (en) | 1990-07-23 | 1993-04-14 | Circuit for fixed point or floating point arithmetic operations |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2197467A JPH0480867A (ja) | 1990-07-23 | 1990-07-23 | 演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0480867A true JPH0480867A (ja) | 1992-03-13 |
Family
ID=16374979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2197467A Pending JPH0480867A (ja) | 1990-07-23 | 1990-07-23 | 演算回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5301137A (ja) |
| JP (1) | JPH0480867A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4891252B2 (ja) * | 2004-11-10 | 2012-03-07 | エヌヴィディア コーポレイション | 汎用乗算加算機能ユニット |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5481719A (en) * | 1994-09-09 | 1996-01-02 | International Business Machines Corporation | Exception handling method and apparatus for a microkernel data processing system |
| US5809323A (en) * | 1995-09-19 | 1998-09-15 | International Business Machines Corporation | Method and apparatus for executing fixed-point instructions within idle execution units of a superscalar processor |
| US6317770B1 (en) * | 1997-08-30 | 2001-11-13 | Lg Electronics Inc. | High speed digital signal processor |
| US6134573A (en) * | 1998-04-20 | 2000-10-17 | Ip-First, L.L.C. | Apparatus and method for absolute floating point register addressing |
| US6480872B1 (en) * | 1999-01-21 | 2002-11-12 | Sandcraft, Inc. | Floating-point and integer multiply-add and multiply-accumulate |
| US6205462B1 (en) * | 1999-10-06 | 2001-03-20 | Cradle Technologies | Digital multiply-accumulate circuit that can operate on both integer and floating point numbers simultaneously |
| US6912557B1 (en) * | 2000-06-09 | 2005-06-28 | Cirrus Logic, Inc. | Math coprocessor |
| US6959316B2 (en) * | 2001-02-01 | 2005-10-25 | Nokia Mobile Phones Limited | Dynamically configurable processor |
| US7577824B2 (en) * | 2003-09-08 | 2009-08-18 | Altera Corporation | Methods and apparatus for storing expanded width instructions in a VLIW memory for deferred execution |
| US8572141B2 (en) * | 2008-03-19 | 2013-10-29 | International Business Machines Corporation | Execution of fixed point instructions using a decimal floating point unit |
| CN102520903B (zh) * | 2011-12-13 | 2014-07-23 | 中国科学院自动化研究所 | 支持定浮点可重构的长度可配置的向量最大/最小值网络 |
| US9507565B1 (en) * | 2014-02-14 | 2016-11-29 | Altera Corporation | Programmable device implementing fixed and floating point functionality in a mixed architecture |
| US11580353B2 (en) | 2018-05-04 | 2023-02-14 | Apple Inc. | Neural network processor for handling differing datatypes |
| US11537838B2 (en) | 2018-05-04 | 2022-12-27 | Apple Inc. | Scalable neural network processing engine |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4217657A (en) * | 1978-10-18 | 1980-08-12 | Honeywell Inc. | Floating point arithmetic control |
| JPS5776634A (en) * | 1980-10-31 | 1982-05-13 | Hitachi Ltd | Digital signal processor |
| US4589067A (en) * | 1983-05-27 | 1986-05-13 | Analogic Corporation | Full floating point vector processor with dynamically configurable multifunction pipelined ALU |
-
1990
- 1990-07-23 JP JP2197467A patent/JPH0480867A/ja active Pending
-
1993
- 1993-04-14 US US08/047,757 patent/US5301137A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4891252B2 (ja) * | 2004-11-10 | 2012-03-07 | エヌヴィディア コーポレイション | 汎用乗算加算機能ユニット |
Also Published As
| Publication number | Publication date |
|---|---|
| US5301137A (en) | 1994-04-05 |
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