JPH0418355B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、電気、機械等の装置を動作させて人
物の同一性を特定するシステムに関する。この種
の人物特定或いは認識システムは、種々の応用範
囲があり、特に、特定の人物によるドアの開放或
いは時間制御を行う装置、更にはクレジツト・カ
ードによつて紙幣支払いシステム等に応用されて
いる。

この種の従来のタイプの照合システムは、同一
確認コードを含む携帯部（或いは可動部）を有
し、この携帯部は、バツチ或いはクレジツト・カ
ードの形状をなし、同一人物として確認される人
物が携帯するものである（米国特許第3637994号
参照）。同一確認コードは、バツチに設けられた
穴或いは磁気バンド等で記憶される。しかし、こ
のようなバツチは多くの欠点を有する。例えば、
バツチは大型で且つ簡単に損傷する。バツチに設
けられた穴で同一確認コードを記憶する場合に
は、他人がコードを知るのは容易という問題があ
る。磁気バンドによりコードを記憶する場合に
は、キズや外部磁気によつて損傷されやすい。更
に、この種のバツチのコードの読取り装置は大型
且つ機構が複雑であり、特に、読取りの際の機械
駆動システムを設ける必要がある。したがつて、
読取り装置は製造費が高いという問題がある。

他の同一確認システムでは、従来の鍵（キー）
に類似した電子キーを用いている。この電子キー
は、読取りシステムによつて検知される同一確認
コードを記憶する手段を有し、この記憶手段は電
子回路を具えている（米国特許第4038637号参
照）。

仏国特許第2363837号では、プログラマブル・
メモリを内蔵したキーを有するシステムが開示さ
れ、プログラマブル・メモリには、電子キー内に
収納されたシフトレジスタに判別コードが記憶さ
れている。電子キー内のデータは、電子錠内のク
ロツクによつて供給されるパルスによつて読み出
される。このようにして得られたデータは、２種
のコードの同一性を決定するために電子錠のコー
ドと比較され、例えば、ラツチの開放或いは他の
必要な動作の制御を行う。

このシステムでは、しかしながら、電子キーの
複製の危険率が高く、判別コードを決定するレジ
スタの内容は、この種の装置に慣れた技術者によ
れば、簡単に読み出されるという問題があつた。

したがつて、本発明の目的は、従来の欠点を有
さない電子判別システムを提供することであり、
電子キー内に設けたシフトレジスタの内容を単に
読み出しても、判別コードは認識できないという
特徴がある。

本発明の他の目的は、判別コードを電子キーの
記憶手段に記憶させる動作、或いは読出動作は、
記憶手段の内容の変更を生ずるので、どのような
種類の複製も極めて困難である。

次に、本発明の好適な実施例を挙げる。

(1) 読出メモリと、該読出メモリに接続し、電子
判別コードを含む予めプログラムされたメモリ
領域とを有する可動部と、 該可動部に接続可能な固定部とを有し、 該固定部は、電源と、上記電子判別コードを
上記可動部の上記読出メモリに読み込ませる少
なくとも１個のパルスを出力する電子書込手段
と、上記可動部の上記読出メモリの内容を読み
出して上記固定部のメモリ手段に入力する電子
読出手段と、上記読出メモリの内容を予めプロ
グラムされたコードと比較する比較手段とを有
する 電子判別装置において、 上記電子読出手段は、所定数の書込パルスを
上記可動部に出力し、上記可動部の上記読出メ
モリは独立して書込が可能の複数の記憶素子に
分割され、 上記可動部は、所定数のパルスを受けた後に
夫々の記憶素子に逐次記憶動作を行う書込制御
手段と、記憶素子の数を超える数のパルスが入
力すると上記読出メモリの内容を変更する配列
変更手段とを有する 電子判別装置。

(2) 上記可動部の上記読出メモリは、それ自身で
閉回路を構成した多段再循環リングカウンタで
あり、 上記電子読出手段は、読出動作の前に、上記
メモリ中のビツトの倍数である所定数のクロツ
クパルスを出力し、該所定数のクロツクパルス
は上記読出メモリの内容の配列順序の変更を行
い、上記所定数のパルスの発生後にのみ読出を
行なうために、上記読出メモリの内容を上記固
定部のメモリ手段に転送可能にする論理ゲート
を有することを特徴とする特許請求の範囲第１
項に記載の電子判別装置。

(3) 固定位置に設けられた電子読取部と、該電子
読取部に挿入されて該電子読取部と電気的に接
続する携帯可能の電子キーとを有し、 上記電子キーは、 電子判別コードを有する予めプログラムされ
た受動記憶部と、直列接続した複数の２安定デ
ータ記憶素子であつてシフトレジスタとして動
作する読出可能のメモリとを有し、上記受動記
憶部は上記シフトレジスタの記憶素子から書込
信号を受け、上記電子キーが上記電子読取部に
接続されると上記記憶素子の少なくも幾つかは
独立して制御されて上記電子判別コードを記憶
し、更に、上記書込信号の予め設定された数の
書込パルスに従つて独立して制御可能の記憶素
子に信号を書き込む書込制御手段と、上記書込
信号のパルス数が上記予め設定された数を超え
ると上記記憶素子中の内容を変更して上記シフ
トレジスタから正しい電子判別コードが読み出
されるのを防止する配列変更手段とを有し、 上記電子読取部は、 上記電子キーを上記読取部に挿入すると装置
の動作を開始させる動作開始手段と、 該動作開始手段の動作に応答し、上記一定数
の書込パルスから成る初期パルスグループと読
出パルスから成る読出パルスグループを含む少
なくとも２種類のクロツクパルスのグループを
後続の読出期間中に出力して上記電子キーに出
力するクロツクパルス発生器と、 上記読出期間中に、上記シフトレジスタから
のコードワードを記憶する電子メモリ手段と、 上記電子メモリ手段に記憶された有効コード
ワードに対応するように予め決められたビツト
パターンを上記読出期間中に出力するメモリ・
アレイ手段と、 上記電子メモリ手段及び上記メモリ・アレイ
手段とに接続し、上記電子メモリ手段に記憶さ
れたコードワードを上記有効コードワードと比
較し、等しいかどうかを判断する比較手段と、 該比較手段に接続し、該比較手段で決定され
た一致結果に応答する符号確認手段とを 備えた電子判別装置。

以下、添付の図面を参照して本発明の実施例を
説明する。尚、以下の説明では、負論理、即ち、
論理レベル「１」をアース電位に対応させ、論理
レベル「０」を＋5V程度の低電圧に対応させる
のが望ましい。電流値は、使用者の安全のため
に、例えば数ミリ・アンペアに限定される。

第１図及び第２図に示すように、本発明に係る
判別システムは、持ち運びできる部分（可動部、
携帯部、或いは電子キー）（第１図）と、固定部
分（電子錠（電子ロツク或いは）読取部（第２
図）から構成される。以下、「電子キー」及び
「電子錠」の語を使用する。電子キーは、溶剤及
び極端な温度に耐えられる剛性の薄いプレートで
挟んだ小型のグラス・フアイバー・プレートとす
るのが望ましい。したがつて、電子キーは、従来
のバツチに比較し、強靭且つ摩耗に強い。

電子キーは、プラスチツク材料に埋め込まれた
導電素子からなる複数の電気接点を有し、この電
気接点は、読取部に設けたスプリング付勢のスチ
ール・ボール（図示せず）と接触するようになつ
ている。尚、上述の電気接点による接続は、例え
ば、光・電気接続によつてもよい。

第２図から分るように、電子キーは、24個のス
イツチ１０によつて駆動されるパラレル・シリア
ル・シフト・レジスタ９を有し、スイツチ１０の
開状態及び閉状態によつて判別コードが特定され
る。第２図に示したキーは複数の端子を有し、こ
の端子は、キーが電子錠と係合すると電子錠の対
応する端子に接続する。尚、第２図には、主要な
端子のみを示す。

第１図に示すように、端子１１及び１２は、図
示しない接続線によつてキーの内部で接続し、シ
ステムのアース（Ｔ）に接続するようになつてい
る。参照番号１３の端子Ｌは、スイツチ１０によ
つて特定されるコードをシフトレジスタ９に印加
する一連のパルスを受け、参照番号１４の端子Ｈ
は、シフトレジスタ９に記憶されているデータを
読み出す一連のパルスを受けるように設計されて
いる。参照番号１５及び１６で示した端子Ａは、
キーの内部で図示しない接続線により接続され、
電子錠に設けた電源に接続する。参照番号１７の
出力端子Ｓは、シフトレジスタ９のＱ出力端子に
接続している。

電子キーの回路は受動回路であり、電源を有し
ない。電子キーを電子錠に接続するまでは、シフ
トレジスタ９はデータを記憶していないので、シ
フトレジスタ９の内容を読み出しても判別コード
は出力されない。

第１図に示した電子錠は、ローデイング回路１
８を有し、ローデイング回路１８の入力端は、電
子キーが電子錠、即ちシステムのアースと接続す
ると、端子１２に接続し、ローデイング回路１８
の出力端は、Ｌ端子にローデイング・パルスを供
給する。

ローデイング回路１８の出力は、接続線１８ａ
を介し、ローデイング変調回路１９に印加され
る。ローデイング変調回路１９の出力は、接続線
１９ａを介し、読出回路２０の入力端に印加さ
れ、読出回路２０は端子Ｈに一連のクロツク・パ
ルス或いは読出パルスを出力する。ローデイング
変調回路１９の他の出力は、この回路１９が所定
数のパルスを発生した後、ローデイング・パルス
の伝送を停止させるために、接続線１９ｂを介し
てローデイング回路１８に印加される。

読出回路２０の出力は、接続線２２を介して読
出停止回路２３の入力端に加えられ、読出停止回
路２３の出力は、接続線２４を介して読出回路２
０に印加される。シフトレジスタ９の内容が一旦
読まれると（即ち24個のパルスの全部が端子Ｈに
出力されると）、読出停止回路２３の出力は、読
出停止パルスとして、接続線２４を介して読出回
路２０に印加され、端子Ｈへのクロツク・パルス
の伝送を停止する。

シフトレジスタ９の出力端Ｑに接続した端子Ｓ
は、シフトレジスタ９に記憶されているデータを
表す直列信号を受ける。端子Ｓは回路２５の入力
端Ｅに接続し、回路２５は、シリアル・パラレル
変換を行い、電子キーから読み込んだデータと電
子錠内に予め設定された判別コードとを比較す
る。判別コードは、本実施例では、スイツチ２６
で設定される。

図示した電子錠は、更に、連続試験可能回路２
７を有し、この回路２７は、接続線２８を介して
警報装置に接続している。警報装置は、連続して
４回試験（テスト）に失敗すると作動するように
なつている。端子Ａに接続した回路２９は、電源
を＋5Vに安定させるものである。

第２リセツト回路３０は、電子キーが取り外さ
れると、電子キー内の総てのフリツプフロツプ及
びカウンタをゼロにセツトするための回路であ
る。

第２ゼロ・リセツト回路３１は、電子キーが取
り外されると、総てのフリツプフロツプ及びカウ
ンタの内容をゼロにし、電源をオフにするための
回路である。

トリガ制御回路３２は、回路２５内で行われる
比較が正になると、信号を受ける。

種々の回路の更に詳細な説明を以下に記す。

ローデイング回路１８は、第１フリツプフロツ
プ３３或いは「マスター」、及び第２フリツプフ
ロツプ３４或いは「スレーブ」から構成されるマ
スタースレーブ・フリツプフロツプを有する。こ
の２個のフリツプフロツプは、通常の接続であ
り、第２フリツプフロツプ３４は、入力端子で
クロツク回路２１からのクロツク信号を受ける。
フリツプフロツプ３４の出力端Ｑは、NANDゲ
ート３５の第１入力端に接続し、ゲート３５は、
その第２入力端でクロツク信号を受ける。

第１フリツプフロツプ３３の入力端は、電子
キーが電子錠と接続すると、タイマー３６，３７
及び端子１２を介し、端子Ｔに接続する。したが
つて、この状態では、システムは「負論理」で動
作する。

読出回路２０は、ローデイング回路１８と同一
タイプであり、マスタースレーブ・ダブル・フリ
ツプフロツプ３８及び３９を有する。第１フリツ
プフロツプ３８の入力端は、ローデイング変調
回路１９からのパルスを受ける。NANDゲート
４１は、ローデイング回路１８のNANDゲート
３５と同様に、第２フリツプフロツプ３９の出力
端に接続し、連続パルスを端子Ｈに出力する。こ
のパルスを、以下の説明では、クロツク・パルス
或いは読出パルスと称す。

NANDゲート４１の出力端は、接続線２２を
介して、カウンタ４２を有する読出停止回路２３
に接続し、カウンタ４２の出力端子Q_A、Q_B、Q_C
及びQ_Dは、NANDゲート４２ａの入力端に接続
している。ゲート４２ａの出力端は、単安定フリ
ツプフロツプ４３の入力端Ａに接続している。

端子Ｈに到達したNANDゲート４１からの出
力パルス（クロツク・パルス）は、接続線２２を
介してカウンタ４２の入力端Ｈに伝達され、パル
ス数が24に達するまで計数される。この24という
数は、シフトレジスタ９のビツト数、即ちスイツ
チ１０の数に相当する。カウンタ４２が24個のパ
ルスを計数すると、単安定マルチバイブレータ４
３は、その出力端及び接続線２４を介し、出力
信号を読出回路２０のフリツプフロツプ３８の駆
動入力端に印加し、フリツプフロツプ３８をゼ
ロにリセツトするので、読出回路２０からのクロ
ツク・パルスの発生は停止する。

このように、シフトレジスタ９に記憶されてい
る総てのビツトが読み出される。

端子Ｓに到達した直列信号、即ちシフトレジス
タ９の内容を表わした直列信号は、変換／比較回
路２５の一部を構成するシリアル・パラレル・シ
フト・レジスタ４５ａ，４５ｂ及び４５ｃから成
るシリアル・パラレル変換器の入力端Ｅに印加さ
れる。シフト・レジスタ４５ａ，４５ｂ及び４５
ｃで行われるシリアル・パラレル変換を、シフト
レジスタ９の読出しと同期させるために、クロツ
ク・パルス（或いは、読出パルス）が、接続線４
６ａ，４６ｂ，４６ｃを介して３個のレジスタ４
５ａ，４５ｂ，４５ｃの入力端Ｈに印加される。
電子錠内で予め設定されている比較コード（スイ
ツチ２６で設定される）は、６個の比較器４７
ａ，４７ｂ，４７ｃ，４７ｄ，４７ｅ，４７ｆか
ら構成される比較回路において、上述のシリア
ル・パラレル変換結果と比較される。６個の比較
器４７ａ〜４７ｆは、直列接続され、更に３個の
シフトレジスタ４５ａ，４５ｂ，４５ｃの並列出
力端及びグループ分けされたスイツチ２６に接続
している。

最後の比較器４７ｆから出力は、比較動作の結
果が「負」か「正」かによつて、論理値「０」か
ら「１」となる。比較結果は、接続線５１を介し
てフリツプフロツプ５２の入力端Ｄに印加され
る。フリツプフロツプ５２は、更に、読出停止回
路２３の出力信号を、接続線５３を介して、その
入力端Ｔで受ける。比較結果が「正」であれば、
フリツプフロツプ５２の出力端からの信号は、
接続線５４及び増幅器５５を介し、リレー５６に
送られ、ラツチ制御回路３２のスイツチ５７を閉
じる。

フリツプフロツプ５２の出力端からの信号
は、同時に、接続線５８を介し、NANDゲート
５９に印加される。NANDゲート５９の出力端
は、インバータ５９ａを介し、連続試験可能回路
２７の３個のフリツプフロツプ６０，６１，６２
の夫々のゼロ・リセツト入力端に接続してい
る。フリツプフロツプ６０，６１，６２は、縦続
接続し、警報（アラーム）制御線２８に接続して
いる。第１フリツプフロツプ６０の入力端Ｔは、
接続線６３を介し、読出停止回路２３からの出力
信号を受ける。

比較結果が「負」であれば、論理「０」の信号
が単安定マルチバイブレータ５２の入力端に印加
されるので、リレー５６は作動せず、スイツチ５
７は開いたままである。しかし、ローデイング命
令が、フリツプフロツプ６０の入力端に加わつて
フリツプフロツプ６０の出力が変化する。

フリツプフロツプ６０，６１，６２を縦続接続
したことにより、連続試験可能回路２７は、４回
の連続した判別失敗まで、アラーム制御線２８に
アラーム信号を出力しない。電源安定化回路２９
は、電源端子６４に接続し、図示していない電源
から、例えば＋5Vを出力する。電子キーの対応
する端子に接続する２個の端子１５及び１６は、
コンデンサ６５及びダイオード６６を介して接続
している。

電子キーを電子錠に接続すると、端子１５及び
１６間に電流が流れる。スイツチ６７が、リレー
６８の動作により閉じるので、電子キーには実質
的に電流が流れない。したがつて、電子キーが振
動したとしても、電子錠に供給される電圧は影響
を受けない。

電子錠は、更に、第１ゼロリセツト回路３０内
に、単安定マルチバイブレータ７０を有する。単
安定マルチバイブレータ７０は、接続線７１を介
し、入力端で、タイマー３６からの信号を受け
る。単安定マルチバイブレータ７０は、接続線７
１から印加される信号の立下り（即ち、電子キー
が挿入された場合）に応答する。単安定マルチバ
イブレータ７０の出力端は、接続線７２を介
し、NANDゲート７３の入力端の内の１個に接
続している。NANDゲート７３の出力信号は、
インバータ７４、接続線７６ａ，７６ｂ，７６ｃ
を介し、シリアル・パラレル変換回路２５のレジ
スタ４５ａ，４５ｂ，４５ｃの夫々の入力端に
印加され、レジスタ４５ａ，４５ｂ，４５ｃをリ
セツトする。単安定マルチバイブレータ７０の出
力端は、更に、接続線７８を介し、NANDゲ
ート７９の２個の入力端の一方に接続している。
NANDゲート７９の他の入力端には、読出停止
回路２３の出力信号が印加される。NANDゲー
ト７９の出力は、接続線７９ａを介してカウンタ
４２をリセツトする。

読出を完了し、電子キーを抜くとゼロにリセツ
トされる回路３１は、単安定マルチバイブレータ
８０，８１を有する。単安定マルチバイブレータ
８０，８１は縦続接続し、単安定マルチバイブレ
ータ８０の出力端Ｑは８１の入力端に接続して
いる。第１の単安定マルチバイブレータ８０は、
入力端Ｂで、接続線８２を介し、タイマー３７か
ら出力信号を受け、電子キーが取り外されと発生
する信号の立上りに応答する。第２の単安定マル
チバイブレータ８１からの出力（パルス幅が非常
に狭い）は、接続線８３を介し、NANDゲート
７３の第２入力端に印加され、ゲート７３は、上
述したように、シリアル・パラレル変換回路２５
をゼロにリセツトする。第２の単安定マルチバイ
ブレータ８１の出力端からの信号は、更に、接
続線８４を介し、NANDゲート５９の入力端に
印加され、電子キーが取り外されると、連続試験
可能回路２７のフリツプフロツプ６０，６１，６
２をゼロにリセツトする。

電子キーが外されると、タイマー３７の出力
は、接続線８２及びインバータ８５を介し、フリ
ツプフロツプ８６の入力端Ｔに印加され、フリツ
プフロツプ８６は、その出力端に接続した増幅
器８７を介して電源回路２９のリレー６８をトリ
ガする。したがつて、電源電圧供給が停止する。
電子キーが外されると、フリツプフロツプ８６
は、接続線８４ａを介して入力端に印加される
信号により、リセツトされる。

NANDゲート８８は、接続線７４を介して
NANDゲート７３の出力を受けると共に、接続
線８９を介してインバータ８５の出力を受ける。
NANDゲート８８の出力信号は、タイマー３７
の時間遅延が終了した後に電子キーを外すと、接
続線９０及びインバータ９１を介してフリツプフ
ロツプ５２の入力端に印加されて、フリツプフ
ロツプ５２をゼロにリセツトする。

第３図は、シフトレジスタ９の詳細な構成、及
びプログラム可能の記憶手段として動作するスイ
ツチ１０を示す図である。第３図では、スイツチ
１０ａは閉じた状態であるが、これは、上述した
「負論理」では論理値「１」に相当し、閉状態に
あるスイツチ１０ｂは、「０」に相当する。他の
スイツチは、第３図では示されていない。シフト
レジスタ９の最初の２ビツトに対応する２個のフ
リツプフロツプ９２ａ，９２ｂは、その入力端
で、第２図にも示した接続線１１７を介して電子
錠の読出回路２０からのクロツク・パルス（読出
パルス）を受ける。フリツプフロツプ９２ａ，９
２ｂ等は縦続接続している。即ち、上段のフリツ
プフロツプの夫々の出力端Ｑ，は、次段のフリ
ツプフロツプの夫々の入力端Ｓ、Ｒに接続してシ
フトレジスタを構成する。

NANDゲート９５ａの出力端はフリツプフロ
ツプ９２ａの入力端Ｐに接続してフリツプフロツ
プ９２ａを「１」状態にし、NANDゲート９６
ａの出力端はフリツプフロツプ９２ａの入力端
に接続してフリツプフロツプ９２ａを「０」状態
にする。

NANDゲート９５ａの第１入力端は、接続線
９７ａを介してスイツチ１０ａに接続している。
NANDゲート９５ａの第２入力端は、接続線９
８ａを介してインバータ９９の出力端に接続し、
インバータ９９は、第２図にも示した接続線１１
２ａを介してローデイング・パルスを受ける。

インバータ９９の出力端は、更に、接続線１０
０ａを介してNANDゲート９６ａの一方の入力
端に接続し、NANDゲート９６ａの他の入力端
は、接続線１０１ａを介してNANDゲート９５
ａからの出力を受ける。

第３図において、添字「ｂ」を付けたNAND
ゲート等は、上述の説明と同様に、フリツプフロ
ツプ９２ｂ及びスイツチ１０ｂと接続している。
第３図には示していないが、シフトレジスタ９の
他のフリツプフロツプ及びスイツチにも同様の素
子が接続している。シフトレジスタ９の素子９ａ
〜９ｆは同様の構成であり、第２図に示すように
接続される。

スイツチ１０ａが第３図に示す状態の場合、信
号「１」がNANDゲート９５ａの入力端９７ａ
に印加される。インバータ９９が存在するので、
負のローデイング・パルスはNANDゲート９５
ａの入力端９８ａに信号「１」を与えることにな
り、NANDゲート９５ａの出力は「０」となる。
この信号「０」は、シフトレジスタ９６ａの入力
端１０１ａに印加される。シフトレジスタ９６ａ
は、他の入力端で信号「１」を受けるので、フリ
ツプフロツプ９２ａのリセツト入力端には、信
号「１」が現れる。第３図のスイツチ１０ｂは、
スイツチ１０ａと異なり、閉じているので、フリ
ツプフロツプ９２の論理状態は、上述のフリツプ
フロツプ９２ａの場合と逆になる。ローデイン
グ・パルスが、接続線１１２ａに到達すると、最
初の４個のスイツチのスイツチ位置で特定される
４ビツトの判別コードが、フリツプフロツプ９２
ａ〜９２ｄに記憶され、フリツプフロツプ９２ａ
〜９２ｄの内容は、入力端に印加されるクロツ
ク・パルスによつて、直列的に読み出される。ロ
ーデイング・パルスがなければ、フリツプフロツ
プ全部は「ゼロ」状態である。

第１フリツプフロツプ９２ａの駆動入力端Ｓ及
びＲは、インバータ１０２、スイツチ１０３を介
し、第２図にも示した接続線１１３に接続してい
る。

第１図において、ローデイング変調回路１９は
カウンタ１０４を有する。カウンタ１０４は、そ
の入力端Ｈで、ローデイング回路１８からのロー
デイング・パルスを受け、出力端Q_A、Q_B、Q_C、
Q_Dは、複数のスイツチ１０５を介し、NANDゲ
ート１０６の４個の入力端に接続している。
NANDゲート１０６の出力端は、単安定マルチ
バイブレータ１０７の入力端に接続している。
単安定マルチバイブレータ１０７の出力端Ｑは、
接続線１９ａを介し、読出回路２０の入力端に接
続している。マルチバイブレータ１０７の出力端
Ｑは、接続線１９ｂを介し、ローデイング回路１
８のフリツプフロツプ３３のリセツト入力端に接
続している。カウンタ１０４は、スイツチ１０９
を介して、スイツチ１０７の出力端Ｑの出力信号
により、ゼロにリセツトされる。

第２図において、電子キーが電子錠に接続する
と、ローデイング回路１８から端子Ｌ及びスイツ
チ１０９を介し、カウンタ１１０の入力端Ｈにロ
ーデイング・パルスが印加される。カウンタ１１
０の出力端Q_A、Q_B、Q_Cは、マルチプレクサ１１
１の入力端Ａ、Ｂ、Ｃに夫々接続している。

シフトレジスタ９は、６個の素子９ａ，９ｂ，
９ｃ，９ｄ，９ｅ，９ｆに分割できる。夫々の素
子は第２図に示され、更に第３図に示したよう
に、フリツプフロツプ及びNANDゲートを有し、
このフリツプフロツプは、複数のスイツチを含む
スイツチ郡１０の内の１個のスイツチと共に動作
する。本実施例では、シフトレジスタ９を構成す
る素子９ａ〜９ｆの夫々は、４個のスイツチと関
連して動作する。

素子素子９ａ〜９ｆの夫々のローデイング入力
端Ｌは、夫々、接続線１１２ａ〜１１２ｆを介
し、マルチプレクサ１１１の出力端１〜６に接続
している。

換言すれば、マルチプレクサ１１１の出力端の
１個からの出力信号は、シフトレジスタ９を構成
する素子の１個を動作させる。つまり、スイツチ
１０のスイツチ位置によつて設定される４個の判
別コード・ビツトを、シフトレジスタ９を構成す
る素子の１個に記憶させる。

マルチプレクサ１１１の出力端７は、接続線１
１３を介し、シフトレジスタ９の第１素子９ａの
駆動入力端Ｅに接続し（第３図も参照）、更に、
接続線１１４を介し、ANDゲート１１５の一方
の入力端に接続している。ANDゲート１１５の
他方の入力端は、接続線１１６を介し、端子Ｈに
接続している。尚、端子Ｈには、読出回路２０か
らのクロツク・パルス（読出パルス）が印加され
る。ANDゲート１１５の出力端は、接続線１１
７を介し、シフトレジスタ９を構成する素子９ａ
〜９ｆのクロツク端に接続し、このクロツク端
Ｈは、第３図に示すように全フリツプフロツプ９
２の入力端Ｈに接続している。

シフトレジスタ９の最終段の素子９ｆの出力端
Ｑは、接続線１１８を介し、出力端子Ｓに接続し
ている。

カウンタ１１０は、電子キーを外すと、インバ
ータ１１９によりリセツトされる。インバータ１
１９は、抵抗器１２０を介して電源に接続し且つ
コンデンサ１２１を介してアースに接続し、シユ
ミツト・トリガ回路を構成している。

次に、第１図〜第３図の回路或いはシステムの
動作を説明する。電子キーを電子錠に挿入する
と、端子１５及び１６が短絡して全システムに電
源が入り、電子錠内のクロツク回路２１は、連続
してパルスを発生する。タイマー３６によつて設
定された所定時間経過後、タイマー３６からのパ
ルスの立下りによつて、単安定マルチバイブレー
タ７０からパルスが出力し、このパルスは電子錠
内の種々の素子をゼロにセツトする。第２のタイ
マー３７は、所定時間経過後、タイマー３６から
の立下りパルスをローデイング回路１８に印加
し、負のローデイング・パルスの伝達を開始させ
る。これらのローデイング・パルスは、電子キー
のカウンタ１１０の入力端に到達し、カウンタ１
１０は、マルチプレクサ１１１の出力端に負のパ
ルスを出力する。マルチプレクサ１１１からのパ
ルスはシフトレジスタ９の素子９ａ〜９ｆに印加
され、素子９ａ〜９ｆは、夫々、４個のスイツチ
のスイツチ位置に対応するデータを受ける。尚、
第２図では、説明を簡単にするため、スイツチ群
１０を構成するスイツチは総て開状態であること
に留意されたい。勿論、実際には、スイツチ１０
の内のいくつかのスイツチは、設定される判別コ
ードによつて閉状態である。

ローデイング回路１８から出力したローデイン
グ・パルスは、ローデイング変調回路１９のカウ
ンタ１０４の入力端に印加される。したがつて、
スイツチ１０５の予め設定されたスイツチ位置に
よつて、所定の数のローデイング・パルスを出力
することが可能である。このように、スイツチ１
０５のスイツチ位置によつて設定された数に達す
るとNANDゲート１０６は信号を出力し、単安
定マルチバイブレータ１０７は、接続線１９ｂを
介してローデイング回路１８の動作停止を行う。

例えば、ローデイング回路１８から出力するロ
ーデイング・パルスの数が６個になるように、ス
イツチ１０５を設定する実施例では、６個のロー
デイング・パルスによつて、４個毎にグループ分
けされた24個のスイツチ１０で特定されるコード
の総てを効果的に記憶することができる。

電子キーの判別コードを読んで、電子キーを詐
欺的に複写しようとすると、６以上の数のローデ
イング・パルスが発生してシフトレジスタ９の内
容を変える。このように、若し、７番目のパルス
がマルチプレクサ１１１の出力端７に到達する
と、接続線１１３を介してシフトレジスタ９の内
容を１ビツトだけシフトする。今、負論理と仮定
しているので、７個のパルスでは、ANDゲート
１１５は、マルチプレクサ１１１の出力端７に到
達した信号「０」によつてブロツクされる。した
がつて、端子Ｈからの信号は、ANDゲート１１
５を通過しないので、ゲート１１５は、シフトレ
ジスタ９の内容が読まれるのを阻止する。

８番目のパルスが発生すると、信号「０」がマ
ルチプレクサ１１１の端子１に到達する。この場
合、７番目のパルスによつて生じたシフトによ
り、シフトレジスタ９の内容は、スイツチ１０に
よつて最初に設定された判別コードとは異なる。

他の実施例では、ローデイング変調回路１９の
スイツチ１０５のスイツチ位置を異ならせること
により、ローデイング・パルスの数を最初に決定
した数に設定することも可能である。ローデイン
グ・パルスの数が知られていれば、マルチプレク
サ１１１の出力端７に周期的に現れるパルスによ
つて、シフトレジスタ９の内容を変更することは
容易である。若し、変更されたコードが知られて
いれば、スイツチ２６によつて電子錠内に設定さ
れるコードを考慮することができる。

何れの場合でも、シフトレジスタ９の構成素子
を分割し、接続線１１３によりマルチプレクサ１
１１の出力端７に接続することにより、ローデイ
ング回路１８からのローデイング・パルス数に従
つて設定コードを変更することができる。したが
つて、電子キーを詐欺的に複写することは極めて
困難である。

所定数のローデイング・パルスが出力し、シフ
トレジスタ９が最初に設定したコード或いは所定
の手段により変更したコードを記憶した後は、ロ
ーデイング変調回路１９からの出力信号、即ち単
安定マルチバイブレータ１０７の出力端Ｑ及び
からの出力信号は、読出回路２０からのローデイ
ング・パルスの発生停止及びクロツク・パルス
（読出パルス）の発生開始を行う。端子Ｈに現れ
たパルスは、ANDゲート１１５を介し、電子キ
ーのシフトレジスタ９の素子９ａ〜９ｆに印加さ
れ、素子９ａ〜９ｆの内容はシリアルに読み出さ
れる。読み出されたパルスは、24個、即ちシフト
レジスタ９に記憶されているビツト数に等しくな
るように、読出停止回路２３によつて計数され
る。

端子Ｓに到来し、シリアル・パラレル・シフト
レジスタ４５ａ〜４５ｃに印加された直列信号
は、比較器４７ａ〜４７ｆにおいて、スイツチ２
６によつて予めプログラムされたコードと比較さ
れる。

説明を簡単にするため、第１図では、スイツチ
２６は開状態で示されている。勿論、実際には、
スイツチ２６のいくつかは、閉状態となる。

比較結果が正であれば、立上り部分を有する出
力信号が比較器４７ｆ現れる。負のパルスが単安
定マルチバイブレータ５２によつて出力され、単
安定マルチバイブレータ５２は、ラツチ制御回路
３２に立下りパルスを印加する。

第４図及び第５図に示した本発明の実施例の主
要部は、今迄の図面に示した実施例の主要部と同
じであり、同一個所には同一参照番号を付してあ
る。しかし、本実施例では、固定部或いは電子錠
はクロツク変調回路１２２を有し、第５図に示し
た可動部或いは電子キーのシフトレジスタは、そ
れ自身で閉回路或いは閉ループを構成している。
即ち、最後の素子９ｆの出力端Ｑは、接続線１２
３を介して最初の素子９ａの駆動入力端Ｅに接続
している。クロツク変調回路１２２は、３個のカ
ウンタ１２４，１２５，１２６を有する。カウン
タ１２４は、読出回路２０から出力したクロツ
ク・パルス或いは読出パルスを、その入力端Ｈで
受ける。予めプログラムされる４個のスイツチ１
２４ａは、そのスイツチ位置により、特定数を設
定し、カウンタ１２４の出力端Q_A、Q_B、Q_C、Q_D
に接続している。第２カウンタ１２５は、その入
力端Ｈで、第１のカウンタ１２４の出力端Q_Dか
らの出力を受ける。カウンタ１２５は、又、スイ
ツチ１２５ａに接続し、スイツチ１２５ａはカウ
ンタ１２５の出力端Q_A、Q_B、Q_C、Q_Dに接続しパ
ルス数を決める。ANDゲート１２７の入力端に
は、８個のスイツチ１２４ａ及び１２５ａからの
接続線が接続している。ANDゲート１２７の出
力端は、接続線１２８を介して第３カウンタ１２
６の入力端に接続している。カウンタ１２６は、
又、カウンタ１２４及び１２５の場合と同様に、
４個のスイツチ１２６ａに接続している。４個の
スイツチ１２６ａはNANDゲート１２９の入力
端に接続している。

上述の如き接続により、スイツチ１２４ａ，１
２５ａ，１２６ａのスイツチ位置によつて数が決
るクロツクパルス或いは読出パルスの発生後、ゲ
ート１２９は信号を出力する。最初の２個のカウ
ンタ１２４及び１２５によつて決定される数は、
１サイクル内の読出パルス数に相当する。カウン
タ１２６によつて特定される数は、サイクル数に
相当する。クロツク変調回路１２２によつて決ま
る全数は、上記の２種の積である。勿論、この計
数動作のためには、他の手段を用いてもよい。
ANDゲート１２７の出力端は、接続線１３０を
介して、単安定マルチバイブレータ１３１の入力
端にも接続していることに留意すべきである。
単安定マルチバイブレータ１３１の入力端は、
接続線１３２を介してNANDゲート１３３の一
方の入力端に接続しているので、信号がANDゲ
ート１２７から出力すると、入力端Ｒを介してカ
ウンタ１２４及び１２５をゼロにリセツトする。
このように、最初の２個のカウンタ１２４及び１
２５、第３のカウンタ１２６によつて計数される
各サイクルの後にゼロにリセツトされる。

このように決定された数の読出パルスが読出回
路２０から出力すると、インバータ１３４を介し
て印加されるNANDゲート１２９の出力信号は、
接続線１３５を介してANDゲート１３６の最初
の入力端に現れる。ANDゲート１３６の第２入
力端は入力端子Ｅに接続し、端子Ｅは電子キーの
シフトレジスタ９からの出力信号を受ける。この
ようにして、シフトレジスタ９の内容は、クロツ
ク変調回路１２２で決定された数の読出パルスが
出力するまで、シリアル・パラレル変調回路２５
に印加されない。

NANDゲート１２９の出力端は、NANDゲー
ト１３７の一方の入力端にも接続し、NANDゲ
ート１３７は、接続線１３８を介して他の入力端
で、読出回路２０からのクロツクパルスを受け
る。

換言すれば、３個のカウンタ１２４，１２５，
１２６で設定される数のクロツク・パルスで実行
される所定数の記憶内容の配列順序変更後に、
NANDゲート１３７を介して読出回路２０から
出力される新たな読出パルスは、接続線１３９を
介して読出停止回路２３の入力端に送られる。こ
れらのパルスは、前に説明した実施例の場合と同
様に計数される。本実施例で使用した手段は、本
実施例では、カウンタ４２がインバータ１４１を
介して接続されている点が、前に説明した実施例
と少し異なる。NANDゲート４２ａの２個の入
力端は、夫々、接続線１４２を介してカウンタ４
２の出力端Ｑ及び接続線１４３を介してフリツプ
フロツプ１４０の出力端Ｑに接続している。
NANDゲート４２ａの出力端は、単安定マルチ
バイブレータ４３の入力端Ａに接続し、単安定マ
ルチバイブレータ４３は、前と同様に、接続線２
４を介して読出回路２０からの出力を発生させ
る。

本実施例では、いくつかの素子が僅かだけ変更
されている。例えば、第１図の実施例で、インバ
ータ７４と接続したNANDゲート７３は、１個
のANDゲート７３ａで置換されている。更に、
第４図のANDゲート５９ｂ及び８８ａは、第１
図のインバータ５９ａ及び９１の代りに設けたも
のである。尚、回路動作は同じである。

次に、第４図及び第５図に示した判別システム
の動作を説明する。電子キーのシフトレジスタ９
に接続したスイツチ１０のスイツチ位置で決まる
電子判別コードは、前の実施例と同様に、ローデ
イング回路１８から出力する予め設定された数の
ローデイングパルスで記憶される。ローデイング
パルス数はローデイング変調回路１９によつて決
定され、ローデイングパルスはマルチプレクサ１
１１を介してシフトレジスタ９の構成素子９ａ〜
９ｆに印加される。しかし、第５図の回路では、
マルチプレクサ１１１の出力端７とシフトレジス
タ９の入力端Ｅは接続されていないことに留意す
べきである。このように、本実施例では、シフト
レジスタ９に含まれる判別コードは、マルチプレ
クサ１１１の出力端７に信号が印加されると、
ANDゲート１１５を介してのみ変更される。
ANDゲート１１５の出力端は、接続線１１７を
介し、それ自身で閉ループを構成するシフトレジ
スタ９のクロツク入力端Ｈに接続している。シフ
トレジスタ９の１ビツト・シフトはシフトレジス
タ９の内容の配列順序変更を１回生じさせる。

前の実施例と同様に、本実施例では、シフトレ
ジスタ９に記憶されているコードは、ローデイン
グパルス数に応じて変更される。

正確な数のローデイングパルスが出力した後に
読出回路２０が動作し、３個のカウンタ１２４，
１２６によつて決定される数のクロツク・パルス
が端子Ｈに送られる。これらのパルスの夫々は、
ANDゲート１１５を介してシフトレジスタ９の
内容の配列順序変更を行う。配列順序変更中に
は、端子Ｓに到来した信号は、ANDゲート１３
６が存在するためにシリアル・パラレル変換回路
２５に印加されない。即ち、ANDゲート１３６
は、NANDゲート１２９の出力端に信号が印加
されない限り入力信号の通過を阻止する。配列順
序変更が完了すると、ANDゲート１３６は
NANDゲート１２９からの信号を受けるので、
シフトレジスタ９の内容が読み出される。

比較は、電子錠のスイツチスイツチの所定のス
イツチ位置に関して実行される。電子錠のみが、
クロツク変調回路１２２によつて実行された配列
順序変更後のコードを記憶している。

第４図の実施例では、ローデイング変調回路１
９のカウンタ１０４は、単安定マルチバイブレー
タ７０の出力端Ｑに接続した接続線１４４を介し
て印加される信号により、直接ゼロにリセツトさ
れる。同様に、単安定マルチバイブレータ７０の
出力端Ｑからの信号は、接続線１４４を介してカ
ウンタ１２６及び４２をリセツトし、更に、イン
バータ１４６介してフリツプフロツプ１４０をゼ
ロにリセツトする。このリセツトは、回路動作開
始時に実行される。

電子キー自体にクロツク・パルス数をチエツク
（検査）する手段を設けると好都合である。第６
図及び第７図の実施例は、16ビツト・コードの場
合のチエツク手段を示している。

第６図及び第７図では、第５図以前の図に関連
して説明した素子が設けてあり、同一素子には同
一番号を付してある。

第６図では、ローデイング変調回路１９は第１
図と同様に接続されている。第４図に示したイン
バータ１３４と接続するNANDゲート１３７は、
同一の動作を行うNANDゲート１３７ａによつ
て置換されている。

第７図に示した電子キーの実施例では、シフト
レジスタ９を構成する16個のフリツプフロツプが
示されている。これらのフリツプフロツプの夫々
はスイツチ１０の内の１個に接続している。本実
施例では、マルチプレクサ１１１は８個の出力端
を有し、夫々の出力端は接続線１１２を介し、シ
フトレジスタ９に対を構成するフリツプフロツプ
の入力端Ｌに接続している。マルチプレクサ１１
１の出力端９は、接続線１１４及びANDゲート
１１５を介して、シフトレジスタ９のフリツプフ
ロツプの入力端Ｈに接続している。ANDゲート
１１５は、更に、接続線１１６を介し、端子Ｈか
らのクロツク或いは読出パルスを受ける。

マルチプレクサ１１１の出力端９は、更に、接
続線１１３を介し、ANDゲート１４６の一方の
入力端に接続し、ANDゲート１４６の他の入力
端は、接続線１４７を介し、シフトレジスタ９の
出力端Ｑに接続している。ANDゲート１４６の
出力端は、接続線１４８を介し、シフトレジスタ
９の第１フリツプフロツプの駆動入力端に接続し
ている。

電子キーは、更に、クロツク・パルス数をチエ
ツクする回路を有し、この回路は電子錠に設けた
クロツク変調回路１２２に類似している。制御回
路１４９は、３個のカウンタ１５０，１５１，１
５２を有し、最初の２個のカウンタ１５０及び１
５１は、夫々プログラム用のスイツチ１５０ａ及
び１５１ａを介し、NANDゲート１５３に信号
を出力する。NANDゲート１５３の出力端は、
接続線１５４を介し、第３のカウンタ１５２の入
力端に接続している。カウンタ１５２は、AND
ゲート１５５の４個の入力端に接続したプログラ
ム用の４個のスイツチ１５２ａに接続している。
ANDゲート１５５の出力端は、接続線１５６を
介し、１５７の一方の入力端に接続し、１５７の
他の入力端は、接続線１５８を介してシフトレジ
スタ９の出力端Ｑに接続している。ANDゲート
１５７の出力端は端子Ｓに接続している。

次に、第６図及び第７図に示した実施例の動作
について説明する。電子キーを電子錠に接続する
と、例えば、第１図及び第２図の実施例の場合と
同様に、判別コードの転送が行われる。ローデイ
ング回路１８が少なくとも１個のローデイングパ
ルスを出力して、スイツチ１０によつて特定され
るデータをシフトレジスタ９の全フリツプフロツ
プに伝送することは利点がある。所定数のローデ
イングパルスが出力すると、ANDゲート１１５
は開状態のままになり、したがつて、端子Ｈから
のクロツク或いは読出しパルスがANDゲート１
１５を通過し、シフトレジスタ９のフリツプフロ
ツプの入力端Ｈに印加されることによつて、シフ
トレジスタ９に含まれるデータをシフトする。

一方、後続のローデイングパルスからの出力に
よつて、第７図のマルチプレクサ１１１の出力端
９に信号が出力すると、接続線１４７を介して閉
ループ或いは閉回路を構成するシフトレジスタ９
に含まれるデータの配列順序変更が行われる。

前の実施例の同様に、電子錠のローデイング変
調回路１９を適当に、プログラミング（或いは設
定）することによつて、上述の説明の場合よりも
数の多いローデイングパルスを出力するように変
形することも可能である。尚、ローデイング変調
回路１９のみに配列順序変更後のコードが記憶さ
れている。

所定数のローデイングパルスが出力すると、数
がクロツク変調回路１２２によつて決定されるク
ロツク・パルスが端子Ｈに現われる。電子キーの
制御回路１４９は、接続線１４９ａを介して出力
されたクロツク・パルスを受けて計数する。この
場合、３個のスイツチ１５０ａ，１５１ａ，１５
２ａによる制御回路１４９のプログラミング（或
いは設定）は、３個のスイツチ１２４ａ，１２５
ａ，１２６ａによるクロツク変調回路１２２のプ
ログラミングと同様である。

制御回路１４９の２個のカウンタ１５０，１５
１は、クロツク変調回路１２２の２個のカウンタ
１２４，１２５と同様に動作し、１サイクル中の
クロツク・パルス数を計数する。制御回路１４９
の第３のカウンタ１５２は、クロツク変調回路１
２２の第３のカウンタ１２６と同様に動作し、サ
イクル数を計数する。マルチプレクサ１１１の出
力端９に信号が発生していないために開状態にな
つているANDゲート１１５からのクロツク・パ
ルスは、夫々、シフトレジスタ９の内容の１ビツ
トだけシフトし、接続線１４７を介して、閉ルー
プを構成しているために、シフトレジスタ９の内
容の配列順序変更が行われる。ANDゲート１５
５の出力端から信号が発生しない限り、ANDゲ
ート１５７は閉状態であり、したがつて、シフト
レジスタ９に含まれるデータは端子Ｓを介してシ
リアル・パラレル変換回路２５には印加されな
い。

所定数のクロツク・パルスがクロツク変調回路
１２２から出力して制御回路１４９でチエツクさ
れると、他のクロツク・パルス（或いは読出パル
ス）が端子Ｈに現われる。この場合、ANDゲー
ト１５５からは信号が出力し続けるので、AND
ゲート１５７は開いている。したがつて、シフト
レジスタ９の内容は、端子Ｓを介し、比較回路２
５に印加される。電子キーを電子錠から外すと、
接続線１４９ｂを介して上述のカウンタに接続し
たインバータ１１９によつて、３個のカウンタ１
５０，１５１，１５２はゼロにリセツトされる。

シフトレジスタ９の内容変更を適切に行うため
には、クロツク・パルス数をクロツク変調回路１
２２で計数し且つ制御回路１４９でチエツクし
て、その数がシフトレジスタ９のビツト数の倍数
でないようにすることが必要である。そうでなけ
れば、配列順序変更を行つてもシフトレジスタ９
の内容は変化しない。

第１の変形例として、回路２２内の最初の２個
のカウンタ１２４及び１２５によつてパルス数が
決定され、制御回路１４９の最初の２個のカウン
タ１５０及び１５１でチエツクされるパルス数
が、９のビツト数を超えるようにする。したがつ
て、配列順序変更後に端子Ｈに現れる読出パルス
は、シフトレジスタ９の内容全体を効果的に変更
することができる。この場合、ANDゲート１５
７は、ANDゲート１５５に信号が印加されてい
ないので、入力信号を阻止しない。

他の変形例として、スイツチ１５２ａで決定さ
れるサイクル数は計数された後、第３のカウンタ
１５２をゼロにし、３個のカウンタ１５０，１５
１，１５２で決定される数に等しい数のクロツ
ク・パルスが端子Ｈに現れる毎に、シフトレジス
タ９の１ビツトをANDゲート１５７から出力す
るようにすることもできる。この変形例では、シ
フトレジスタ９のビツトと同数の配列順序変更を
クロツク変調回路１２２によつて行うためには、
シフトレジスタ９の全内容を読み出す必要があ
る。

以上の説明から分るように、本発明によれば、
シフトレジスタ９の内容を複雑に変更することが
可能であり、したがつて電子キーの複製は極めて
困難である。

上述の説明で、ヒユーズを断線することによつ
てコードを変更することの可能性について述べ
た。EEPROM技術、即ち、何回も繰り返してプ
ログラミングできるメモリを用いてコード変更が
できるようにするも可能である。この場合、コー
ドの第１部分、例えば24ビツトを固定して且つ本
発明のシステムで安全を確実にし、一方、コード
の第２部分、例えば48ビツトを変更可能にし、第
２部分は、例えば資金管理を行うために変更する
ようにして本発明の応用範囲を広げることが可能
である。

【図面の簡単な説明】

第１図は本発明の固定部（読取部又は電子錠）
の主要部を示す回路図、第２図は本発明の可動部
（携帯部又は電子キー）を説明するための回路図、
第３図は第１図に示したシフトレジスタの部分を
詳細に示した回路図、第４図は第１図の電子錠の
変形例を示す回路図、第５図は第４図の電子錠と
接続する電子キーの回路図、第６図は本発明に係
る電子錠の他の変形例を示す回路図、第７図は第
６図の電子錠と接続する電子キーの回路図であ
る。 ９：レジスタ、１０：スイツチ、１８：ローデ
イング回路、２０：読出回路、２５：シリアル・
パラレル変換器、２７：連続試験可能回路。

Claims (1)

1. 【特許請求の範囲】 １ 読出メモリと、該読出メモリに接続し、電子
   判別コードを含む予めプログラムされたメモリ領
   域とを有する可動部と、 該可動部に接続可能な固定部とを有し、 該固定部は、電源と、上記電子判別コードを上
   記可動部の上記読出メモリに読み込ませる少なく
   とも１個のパルスを出力する電子書込手段と、上
   記可動部の上記読出メモリの内容を読み出して上
   記固定部のメモリ手段に入力する電子読出手段
   と、上記読出メモリの内容を予めプログラムされ
   たコードと比較する比較手段とを有する 電子判別装置において、 上記電子読出手段は、所定数の書込パルスを上
   記可動部に出力し、上記可動部の上記読出メモリ
   は独立して書込が可能の複数の記憶素子に分割さ
   れ、 上記可動部は、所定数のパルスを受けた後に
   夫々の記憶素子に逐次記憶動作を行う書込制御手
   段と、記憶素子の数を超える数のパルスが入力す
   ると上記読出メモリの内容を変更する配列変更手
   段とを有する 電子判別装置。 ２ 上記可動部の上記読出メモリは、それ自身で
   閉回路を構成した多段再循環リングカウンタであ
   り、 上記電子読出手段は、読出動作の前に、上記メ
   モリ中のビツトの倍数である所定数のクロツクパ
   ルスを出力し、該所定数のクロツクパルスは上記
   読出メモリの内容の配列順序の変更を行い、上記
   所定数のパルスの発生後にのみ読出を行なうため
   に、上記読出メモリの内容を上記固定部のメモリ
   手段に転送可能にする論理ゲートを有することを
   特徴とする特許請求の範囲第１項に記載の電子判
   別装置。 ３ 固定位置に設けられた電子読取部と、該電子
   読取部に挿入されて該電子読取部と電気的に接続
   する携帯可能の電子キーとを有し、 上記電子キーは、 電子判別コードを有する予めプログラムされた
   受動記憶部と、直列接続した複数の２安定データ
   記憶素子であつてシフトレジスタとして動作する
   読出可能のメモリとを有し、上記受動記憶部は上
   記シフトレジスタの記憶素子から書込信号を受
   け、上記電子キーが上記電子読取部に接続される
   と上記記憶素子の少なくも幾つかは独立して制御
   されて上記電子判別コードを記憶し、更に、上記
   書込信号の予め設定された数の書込パルスに従つ
   て独立して制御可能の記憶素子に信号を書き込む
   書込制御手段と、上記書込信号のパルス数が上記
   予め設定された数を超えると上記記憶素子中の内
   容を変更して上記シフトレジスタから正しい電子
   判別コードが読み出されるのを防止する配列変更
   手段とを有し、 上記電子読取部は、 上記電子キーを上記読取部に挿入すると装置の
   動作を開始させる動作開始手段と、 該動作開始手段の動作に応答し、上記一定数の
   書込パルスから成る初期パルスグループと読出パ
   ルスから成る読出パルスグループを含む少なくと
   も２種類のクロツクパルスのグループを後続の読
   出期間中に出力して上記電子キーに出力するクロ
   ツクパルス発生器と、 上記読出期間中に、上記シフトレジスタからの
   コードワードを記憶する電子メモリ手段と、 上記電子メモリ手段に記憶された有効コードワ
   ードに対応するように予め決められたビツトパタ
   ーンを上記読出期間中に出力するメモリ・アレイ
   手段と、 上記電子メモリ手段及び上記メモリ・アレイ手
   段とに接続し、上記電子メモリ手段に記憶された
   コードワードを上記有効コードワードと比較し、
   等しいかどうかを判断する比較手段と、 該比較手段に接続し、該比較手段で決定された
   一致結果に応答する符号確認手段とを 備えた電子判別装置。