JPH0418356B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は電子判別システムに関する。特定の人
物を認識し判別するこの種のシステムは、種々の
分野で応用されている。特に、ドアの開放、タイ
ムコントロール及びコピー機器のような複数の人
間に使われる機器の制御にこの種の判別システム
が使用され、或いはクレジツトカードによる紙幣
の引出しにも使用されている。

通常使われているタイプの判別システムは携帯
部を有し、この携帯部は判別コードを記憶し、判
別されるべき人間が携帯するクレジツトカードあ
るいはバツジの形態をしている（米国特許第
3637994号参照）。判別コードは孔によるか、或い
は磁気テープによつてバツジに記憶されている。
しかし、この種のバツジの使用には数多くの不都
合があり、例えば、大型で簡単に破損する。孔を
あけたバツジの場合、判別コードは比較的簡単に
識別できる。判別コードの媒体が磁気テープの場
合、磁気テープはキズ或いは磁気の影響で使用不
能になる。更に、このようなタイプのバツジを読
み出しに使われる装置は必然的に複雑であり、判
別コード読み出しのためにバツジの移動させる機
械式の駆動システムを特別に設けなければならな
い。その結果、読み出し装置の製作費は高くなる
という欠点がある。

別の判別システムでは、携帯部が電子キーとな
つている。この電子キーは従来のキーに類似して
いるが、判別コードの記憶手段を有する。この判
別コードは、電子回路から成る読出システムによ
つて検出或いは識別される（米国特許第4038637
号参照）。

フランス特許第2363837号では、プログラム可
能なキーシステムが開示されている。このシステ
ムでは、判別コードは電子キーに設けたシフトレ
ジスタ内に記憶されている。電子キー内のデータ
或いはコードは、電子錠に設けたクロツクからの
パルスで読み取られる。このようにして得られた
コードは電子錠内に記憶されたコードと比較さ
れ、両コードが一致すれば、例えば、ラツチの開
放その他の必要な動作を行わせる。

しかし、このシステムでは、電子キーが複製さ
れる危険率が高く、この種の装置に慣れた技術者
は、判別コードを決定するシフトレジスタの内容
を比較的簡単に読み出すことが可能である。

したがつて、本発明の目的は、従来の欠点を有
しない判別システムを提供することであり、電子
キー内に設けたシフトレジスタの内容を単に読み
出しても、判別コードは認識できないという特徴
がある。

本発明の他の目的は、読出し過程で記憶回路の
内容が１回又はそれ以上変更し、したがつて、複
製が極めて困難な電子判別システムの提供にあ
る。

本発明による電子判別システムは、電子判別コ
ードを有する予めプログラミングされた受動記憶
部を有し、この記憶部は、例えば、パラレル・シ
リアル・シフトレジスタから構成できる読出可能
記憶回路に接続している。本システムは、更に、
携帯部或いは電子キーと接続可能の固定部或いは
読取部を有している。この読取部は電源と、電子
判別コードを前記携帯部の記憶部に記憶させるた
めのパルスを供給する電子手段と、携帯部の記憶
部の内容を読み出して読取部の記憶回路に移すた
めの電子手段と、前記読取部で予めプログラムさ
れたコードと比較するための手段とを有する。本
発明によれば、携帯部の記憶回路はそれ自身ルー
プしている。携帯部の記憶回路の内容を読み出す
ための手段は、この記憶回路のビツト数と倍数だ
け異る所定数のクロツクパルスを発生し、読出動
作毎に記憶部の内容の順列を変える。上記所定数
のクロツクパルスを出力した後にのみ、携帯部の
記憶回路の内容を読取部の記憶回路へ移すことが
出来るように、論理ゲートを携帯部に設ける。

このように、携帯部の記憶回路（以下、単にメ
モリとする場合がある）のビツト数に等しい読出
パルス数を用いて、ビツト毎に直列信号を読取部
のメモリに転送するだけでは、携帯部のメモリの
内容は読み出すことができない。逆に、携帯部の
メモリ内容を読み出す前に、メモリ内容の何回か
の配列変更を行う。

このように、電子錠のみが順列設定数の結果を
知つているので、本発明の判別システムの安全性
は非常に高い。

この発明の好ましい実施例では、読取部は、読
出回路からのクロツクパルスの設定数を計数する
ためのクロツク変調回路を有する。このクロツク
変調回路は、判別コードのビツト数に等しい読出
パルス（或いはクロツクパルス）数を追加出力で
きるように、読出停止回路に接続している。

携帯部は、更に、読取装置（固定部）からの所
定数の連続クロツクパルスを計数するための手
段、及び論理ゲートを有する。この手段及びゲー
トは、直前に指定された順列を作成する上述の所
定数のクロツクパルスを出力した後にのみ、携帯
部のメモリの内容を読取装置（固定部）のメモリ
へ転送できるようにするためのものである。

変形例として、携帯部のメモリの出力及びクロ
ツク変調回路の出力信号を受ける論理ゲートを読
出装置（固定部）に設けてもよい。この簡単な変
形例からも上述の例と同じ結果を得ることができ
る。

読取部（固定部或いは電子錠）に設けたローデ
イング・パルス発生手段はローデイング回路を有
し、このローデイング回路は、クロツクパルスを
受けてローデイング・パルスを出力するNAND
ゲートに接続したマスタースレーブ・ダブル・フ
リツプフロツプを有することが望ましい。

携帯部のシフトレジスタの内容を読み取る目的
で固定部に設けた手段は、NANDゲートに接続
したマスタースレーブ・ダブル・フリツプフロツ
プを含む読出回路を有し、NANDゲートは、上
述のパルスを受け、ローデイング・パルスを出力
する手段の出力端に接続している。このように、
読出回路は、ローデイング・パルスが転送される
とトリガされ、一連のパルスを出力する。この出
力パルスは、シリアル・パラレル・シフトレジス
タに記憶されているデータの直列読出に続いて、
携帯部のシフトレジスタの内容の順列変更を行
う。

順列変更後、読出停止回路は、読出パルス数
を、携帯部のシフトレジスタ内のビツト数に限定
する。この読出停止回路はパルス・カウンタを有
し、このカウンタは、順列変更後に計数されるパ
ルス数がシフトレジスタのビツト数に等しい場
合、即ち、携帯部のシフトレジスタの内容が一旦
読み出されると、読出回路からの読出パルスを受
ける。

携帯部の記憶回路は複数のスイツチを有し、こ
のスイツチは、例えば、ヒユーズ或いは切断可能
な接続線等によつて構成され、そのスイツチ位置
によつて電子判別コードを決める。携帯部のシフ
トレジスタの各フリツプフロツプは複数のスイツ
チの１個に接続し、そのスイツチ位置は、一方の
入力端にローデイング・パルスが印加される２個
のNANDゲートを介してフリツプフロツプの状
態を制御する。この２個のNANDゲートの内、
第1NANDゲートは、他の入力端を介して上記ス
イツチに接続し、第2NANDゲートは他の入力端
で、第1NANDゲートからの出力を受ける。

したがつて、ローデイング・パルスが、２個の
NANDゲートの入力端の１個に印加されると、
接続されているスイツチの状態に対応する状態に
なる。その結果、多数のスイツチの位置によつて
最初に決定された判別コードは、ローデイング・
パルスの作用で、シフトレジスタのフリツプフロ
ツプに転送される。

更に、本発明に係る実施例では、読取部（固定
部）内に、連続テスト可能回路を有する。この回
路は一連のフリツプフロツプを有し、フリツプフ
ロツプをゼロにリセツトするのは、読取部（固定
部）に予めプログラムされたコードと比較する手
段による正の比較結果による。したがつて、アラ
ームを動作させる前に、一連のフリツプフロツプ
の数に等しい空テストが可能である。

電子キーを挿入する時と取り外した後にシステ
ムのフリツプフロツプ全体を「０」にリセツトす
るための適当なタイミング手段を設けてもよい。

図示例では、いわゆる負論理が使われている。
つまり、アース電位にはレベル「１」、供給電圧
にはレベル「０」を対応させている。供給電圧は
およそ＋５ボルトくらいで低く、使用者の危険を
避けるため、電流は数ミリアンペアに抑えられて
いる。

特に、第１図及び第２図に示すように、本発明
の判別システムは、第２図に示されている電子キ
ー或いは携帯部又は取り換え可能部、及び第１図
に示す電子錠或いは読取装置（固定部）を有す
る。電子キーは従来のキーの形態を有する。電子
キーは、温度や溶剤に対して強い抵抗力を持つ堅
いプラステイツク材でできた２枚の板ではさまれ
たグラスフアイバー等の板で構成するのが望まし
い。電子キーは従来のタイプのバツジに比べて非
常に強く、磨耗も少ない。

電子キーはプラステイツク材に埋め込まれた導
電素子によつて成る電子接点を有し、電子錠の役
割をする読取装置（固定部）に設けたバネで支え
られたスチールボール（図示せず）と接続する。
又、別の方法、例えば、光電子結合で接点を構成
する方法も考えられる。

第２図では、電子キーは、パラレル・シリア
ル・シフトレジスタ９を有し、このレジスタ９
は、錠を介してアースに接続した16個のスイツチ
１０によつて駆動される。スイツチ１０の配置に
より判別コードのビツト全体が決定される。尚、
電子キーの主な端子だけを第２図に示した。

第１図では、図示しない接続線により、電子キ
ーの中で接続する端子１１，１２は、システムの
アースに接続されるために使用される。端子Ｌ１
３は、スイツチ装置１０に含まれるコードをレジ
スタ９に記憶するパルスを受けるための端子であ
る。Ｈ端子１４は、シフトレジスタ９に記憶され
たデータを読み取る一連のパルスを受けるための
端子である。キーの中で図示しない接続線によつ
て結ばれた端子Ａ１５及び１６は、錠内に設けた
電源に接続するための端子である。出力端子Ｓ１
７はシフトレジスタ９の出力端子Ｑに接続してい
る。

電子キーは受動回路であり、電源を有しない。
電子キーが錠に連結されない限り、シフトレジス
タ９はデータも有せず、読み取りを実行しても、
判別コードは供給されない。

第１図の電子錠はローデイング回路１８を含
み、その入力端は、電子キーが錠即ちシステムの
アースと接続したとき、端子１２と接続し、その
出力端は端子Ｌにローデイング・パルスを供給す
る。

又、ローデイング回路１８の出力端は、接続線
１９を介して読取回路２０の入力に接続し、端子
Ｈにクロツク回路２１からの一連のパルスを出力
する。

読取回路２０の出力端は、接続線２０ａと２０
ｂにより、クロツク変調回路１２２の入力に接続
し、クロツク変調回路１２２の出力端は接続線１
３５と１３９によつて、読取停止回路２３の入力
端に接続している。シフトレジスタ９の内容が一
旦読み取られると、つまり、16個の読取パルスの
全部が端子Ｈに現われると、クロツクパルスの出
力を停止する読取停止パルスを端子Ｈに出力する
ために、読取停止回路の出力を接続線２４を介し
て読取回路２０に戻す。

シフトレジスタ９の出力端Ｑに接続された端子
Ｓは、シフトレジスタ９内のデータを表わすシリ
アル信号を受ける。端子Ｓは回路２５の入力端Ｅ
に接続している。回路２５は、シリアル・パラレ
ル変換を行い、更に、キーからのデータを、電子
錠に設けたスイツチ２６のスイツチ位置で決まる
判別コードと比較する。

電子錠は、更に、連続テスト可能回路２７を含
む。この回路２７は、接続線２８によつてアラー
ム装置に接続している。アラーム装置は、連続し
た４回の判別失敗の後作動する。キーの端子Ａに
接続した回路２９は、電源を＋５ボルトに安定さ
せるためのものである。

第１ゼロ・リセツト回路３０は、キーと錠が接
続したとき、電子キーのカウンタとフリツプフロ
ツプをゼロにリセツトする。

第２ゼロ・リセツト回路３１は、キーを外した
とき、全部のフリツプフロツプ及びカウンタをゼ
ロにリセツトし、電源を切る。

ラツチコントロール回路３２は、回路２５で実
行された比較が正の場合に、信号を受ける。

次に、上述の回路の変形例について説明する。

ローデイング回路１８、第１フリツプフロツプ
３３（マスター）、第２のフリツプフロツプ３４
（スレーブ）によつて構成されるマスタースレー
ブ・ダブル・フリツプフロツプである。２個のフ
リツプフロツプは従来の方法で接続されている。
第２フリツプフロツプ３４は、クロツク回路２１
からのクロツク信号を入力端子Ｔで受ける。フリ
ツプフロツプ３４の出力端Ｑは、NANDゲート
３５の一方の入力端に接続し、NANDゲート３
５の他の入力端子はクロツク信号を受ける。

キーが錠に接続したとき、第１フリツプフロツ
プ３３の入力端は、２個のタイマー３６，３７
を介してシステムのアースに接続し、端子１２を
介して端子Ｔと接続する。この条件では、システ
ムは負論理で効果的に作動する。

読取回路２０は、ローデイング回路１８と同一
タイプであり、ローデイング回路１８と同様に接
続したダブル・フリツプフロツプ（マスタースレ
ーブ）３８，３９を有する。第１フリツプフロツ
プ３８の入力端は接続線１９を介してローデイ
ング・パルスを受ける。ローデイング回路１８の
NANDゲート３５と同様に、第２フリツプフロ
ツプ３９の出力に接続したNANDゲート４１は、
端子Ｈに一連のパルスを供給する。これらのパル
スは、後述するクロツクパルス或いは読取パルス
である。

NORゲート１３７ａの出力端は、接続線１３
９を介して読取停止回路２３に接続している。読
取停止回路２３は、カウンタ４２を含み、カウン
タ４２の出力端Q_A，Q_B，Q_C，Q_DはNANDゲート
４２ａの入力端に接続している。ゲート４２ａの
出力端は単安定マルチバイブレータ４３の入力端
Ａに接続している。

NANDゲート４１の出力パルス、或いは端子
Ｈに到達し且つNORゲート１３７ａを介してカ
ウンタ４２の入力端Ｈに印加されたクロツクパル
スは16まで計数される。このカウント数16は、図
示の例では、キーのシフトレジスタ９のビツト
数、つまりスイツチ１０の数に対応する。上述の
カウント数に達すると、単安定マルチバイブレー
タ４３の出力端は信号を出力し、この信号は、
接続線２４を介して読取回路２０の第１フリツプ
フロツプ３８の駆動入力端に印加される。この
場合、回路２０は第１フリツプフロツプ３８をゼ
ロにリセツトするので、回路２０からの読取パル
スの出力を停止する。

このように、シフトレジスタ９のビツト全体を
読み取る。

端子Ｓに現れ、レジスタ９の内容を表わすシリ
アル信号は、シリアル・パラレル変換器２５の入
力端Ｅに供給される。シリアル・パラレル変換器
２５は２個のシリアル・パラレル・シフトレジス
タ４５ａ，４５ｂ及び比較器２５を有する。２個
のレジスタ４５ａ，４５ｂ内でのシリアル・パラ
レル変換を、シフトレジスタ９の読取りと同期さ
せるため、クロツクパルス或いは読取パルスは、
接続線４６ａ及び４６ｂ、更にNORゲート１３
７ａの出力端に接続したインバータ４６ｄを介
し、レジスタ４５ａ及び４５ｂの入力端Ｈに印加
される。電子錠で予めプログラムされた比較コー
ドは、スイツチ２６のスイツチ位置によつて設定
され、比較器内のシリアル・パラレル変換結果と
比較される。比較器は直列に接続された４個の比
較器４７ａ，４７ｂ，４７ｃ，４７ｄを有し、こ
れらの比較器は変換レジスタ４５ａ及び４５ｂに
接続すると共に、更に、４個毎にグループ分けさ
れたスイツチ２６に接続している。

比較結果が負か正かによつて、最後段の比較器
４７ｄからの比較結果は「０」か「１」の論理信
号で表わされる。接続線５１に現われるこの比較
結果は、接続線６３と５３を介して読取停止回路
の出力信号を受けるフリツプフロツプ５２の入力
端子Ｄに印加される。比較結果が正のとき、フリ
ツプフロツプ５２の出力端からの信号が出力
し、接続線５４及びアンプ５５を介して接続線５
４によつてリレー５６に印加され、ラツチコント
ロール回路３２のストツチ５７を閉じる。

同時に、フリツプフロツプ５２の出力端から
出た信号は、接続線５８を通つてNANDゲート
５９に印加される。NANDゲート５９の出力端
は、インバータ５９ａを介して、縦続接続した連
続テスト可能回路２７の３個のフリツプフロツプ
６０，６１，６２のゼロ・リセツト駆動入力端
に接続し、アラーム２８に接続している。第１フ
リツプフロツプ６０の入力端Ｔは、接続線６３を
介し、読取停止回路２３の出力信号を受ける。

比較結果が負の場合には、ゼロ信号がフリツプ
フロツプ５２の入力端に現われるので、リレー５
６は励磁されず、ラツチは開状態にならない。し
かし、ローデイング命令が第１フリツプフロツプ
６０の入力端Ｔに作用して第１フリツプフロツプ
６０の状態が１ステツプ進む。フリツプフロツプ
６０，６１，６２を縦続接続したために、連続テ
スト可能回路２７により、アラーム２８がトリガ
される前に４回のテスト失敗が許される。

電源安定化回路２９は、電源に接続した入力端
子６４を有し、例えば＋５ボルトの電源は電子錠
内に設けられるが、図示していない。電子キーの
対応する端子と接続する端子１５，１６は、コン
デンサ６５及びダイオード６６を介して接続して
いる。

電子キーが電子錠と接続すると、電流が端子１
５と１６間に流れる。スイツチ６７はリレー６８
の動作により閉じるので、電流は実質上キー内に
は流れない。したがつて、キーが振動したとして
も、電子錠の供給電源電圧は変動することはな
い。

電子錠は、更に、第１ゼロ・リセツト回路３０
内に、単安定マルチバイブレータ７０を有し、こ
の単安定マルチバイブレータ７０は、接続線７１
を介して入力端でタイマー３６の出力信号を受
ける。この場合、単安定マルチバイブレータ７０
は、接続線７１に現われた信号の立下り（即ち、
キーを電子錠に接続した時）で動作する。単安定
マルチバイブレータ７０の出力端は、接続線７
２を介してNANDゲート７３の一方の入力端に
接続している。NANDゲート７３の出力信号は、
インバータ７４及び接続線７５，７６ａ，７６ｂ
を介し、シリアル・パラレル変換器２５のレジス
タ４５ａ及び４５ｂを、ゼロにセツトする。単安
定マルチバイブレータ７０の出力端は、更に、
NANDゲート７９の一方の入力端に接続し、ゲ
ート７９の他方の入力端は読取停止回路２３の出
力信号を受ける。NANDゲート７９の出力は、
接続線７９ａを介してカウンタ４２をゼロにリセ
ツトする。

キーを引き出して、読取りを終了した際にゼ
ロ・リセツトする回路３１は、縦続接続した単安
定マルチバイブレータ８０と８１を有し、単安定
マルチバイブレータ８０の出力端Ｑは単安定マル
チバイブレータ８１の入力端と接続している。
単安定マルチバイブレータ８０は、接続線８２を
介してその入力端子Ｂで、タイマー３７の出力信
号を受ける。このような接続によつて、接続線８
２に現われる信号の立上り（即ち、キーを外した
時）で、単安定マルチバイブレータ８０が動作す
る。パルス幅の非常に小さいパルスを出力する第
２単安定マルチバイブレータ８１の出力端は、
接続線８３を介してNANDゲート７３の第２入
力端に接続している。NANDゲート７３は、上
述したように、シリアル・パラレル変換器２５を
ゼロにリセツトする。キーが取り外されると、連
続テスト可能回路２７のフリツプフロツプ６０，
６１，２をゼロにリセツトするため、単安定マル
チバイブレータ８１の出力端は、接続線８４を
介してNANDゲート５９の入力端子の１つに接
続している。

キーを取り外すと、タイマー３７の出力端に接
続した接続線８２に現われた信号の立上り部分
が、インバータ８５を介してフリツプフロツプ８
６の入力端Ｔに印加され、フリツプフロツプ８６
は、その出力端に接続した増幅器８７を介して
電源安定化回路２９のリレー６８を駆動する。そ
の結果、供給電源は切られる。キーが錠から外さ
れると、フリツプフロツプ８６は、接続線８４ａ
を介して単安定マルチバイブレータ８１の出力端
Ｑに接続した入力端に印加される信号により、
ゼロにリセツトされる。

更に、NANDゲート８８は、インバータ７４
及び接続線７５を介してNANDゲート７３の出
力信号を受けると共に、接続線８９を介してイン
バータ８５の出力信号を受ける。タイマー３７の
時間遅延終了後にキーを取り外したとき、
NANDゲート８８の出力信号は、接続線９０及
びインバータ９１を介してフリツプフロツプ５２
の入力端に印加され、フリツプフロツプ５２を
ゼロにリセツトする。

キーのシフトレジスタ９及び設定変更可能のメ
モリとして動作するスイツチ１０の詳細な構成の
一部を第３図に示す。スイツチ１０ａは開状態で
あり、この状態は、本実施例で選択した負論理で
は信号「１」に対応する。アースに接続した閉状
態のスイツチ１０ｂは、信号「０」に対応する。
その他のスイツチは第３図には示していない。フ
リツプフロツプ９２ａ及び９２ｂはシフトレジス
タ９の最初の２個のビツトに対応し、第２図に示
した接続線１１７を介して電子錠の読取回路２０
からの読取パルスあるいはクロツク信号をその入
力端子で受ける。フリツプフロツプ９２ａ，９
２ｂ，……等は通常の縦続接続であり、上段のフ
リツプフロツプの出力端Ｑ及びは次段のフリツ
プフロツプの入力端Ｓ及びＲに接続している。

２個のNANDゲート９５ａと９６ａは、フリ
ツプフロツプ９２ａに接続し、この２個の
NANDゲートの出力端は夫々フリツプフロツプ
９２ａを「１」状態にする入力端Ｐ、及びフリツ
プフロツプ９２ａを「０」状態にする入力端に
接続している。

第1NANDゲート９５ａの第１入力端は接続線
９７ａを介してスイツチ１０ａに接続し、第２入
力端は接続線９８ａを介してインバータ９９の出
力端に接続している。インバータ９９は、第２図
にも示した接続線１１２及び端子Ｌを介して負荷
パルスを受ける。

インバータ９９の出力も同様に接続線１００ａ
を介してNANDゲート９６ａの一方の入力端に
接続し、NANDゲート９６ａの他の入力端は、
接続線１０１ａを介してNANDゲート９５ａの
出力を受ける。

添字ｂを付けた同様の素子が、フリツプフロツ
プ９２ｂ及びスイツチ１０ｂに接続される。尚、
シフトレジスタ９の夫々のビツトに対応する他の
フリツプフロツプの同様の素子についても同じこ
とが言える。

スイツチ１０ａの場合は、信号「１」は
NANDゲート９５ａの入力端９７ａに印加され
る。インバータ９９が存在するので、負のローデ
イング・パルスは第２入力端９８ａに信号「１」
を出力し、入力端９８ａはNANDゲート９５ａ
の出力端に信号「０」を出力する。第2NANDゲ
ート９６ａは、その入力端１０１ａで上記の信号
「０」を受け、更に、他の入力端で信号「１」を
受けてフリツプフロツプ９２ａのゼロ・リセツト
入力端に信号「１」を出力させる。フリツプフ
ロツプ９２ｂに接続した回路では、スイツチ１０
ｂが閉になると、フリツプフロツプ９２ｂの論理
状態は、フリツプフロツプ９２ａの状態と反対に
なる。この場合、端子Ｌにローデイング・パルス
が現われると、スイツチ１０の位置で決定される
判別コードは、フリツプフロツプ９２の論理状態
の形で転送される。フリツプフロツプ９２ａの状
態は、入力端に印加された読取信号によつて直
列的に読み取られる。ローデイング・パルスが無
い場合は、全てのフリツプフロツプは図示の例で
はゼロの状態にある。

第１のフリツプフロツプ９２ａの駆動入力端Ｓ
とＲは、インバータ１０２と１０３によつて、第
２図にも示した接続線１１３に接続している。

第１図に戻ると、クロツク変調回路１２２は３
個のカウンタ１２４，１２５，１２６を有する。
第１カウンタ１２４は、読取回路２０からの読取
パルス或いはクロツクパルスを入力端Ｈで受け
る。予めプログラムされ得る４個のスイツチ１２
４ａは、そのスイツチ位置によりセツト数を決
め、カウンタ１２４の出力端Q_A，Q_B，Q_C，Q_Dに
接続している。第２カウンタ１２５は、その入力
端Ｈで、第１カウンタ１２４の出力Q_Dを受ける。
カウンタ１２５は、同様に、４個のスイツチ１２
５ａに接続し、スイツチ１２５ａはそのスイツチ
位置によつてセツト数を決め、カウンタ１２５の
出力Q_A，Q_B，Q_C，Q_Dに接続している。NANDゲ
ート１２７は、その入力端で、８個のスイツチ１
２４ａと１２５ａに接続している。ゲート１２７
の出力端は接続線１２８を介して第３カウンタ１
２６の入力端Ｈに接続し、カウンタ１２６は、カ
ウンタ１２４，１２５の場合と同様に、４個のス
イツチ１２６ａに接続している。４個のスイツチ
１２６ａは、NANDゲート１２９の入力に接続
している。

上述の種々の手段によつて、ゲート１２９の出
力端は、回路２０からのクロツクパルスの出力後
に信号を出す。このパルスの数は、スイツチ１２
４ａ，１２５ａ，１２６ａのスイツチ位置によつ
て決まる。最初の２個のカウンタ１２４と１２５
で決まるパルス数は、１サイクル内の読取パルス
数に相当する。カウンタ１２６によつて決まる数
はサイクル数に対応する。変調回路１２２によつ
て決まる数は、上述の２数の積である。他の手段
も、上述の計数動作に使用できることは勿論であ
る。

３個のカウンタ１２４，１２５，１２６は、ゼ
ロ・リセツト回路３０によつて制御される
NANDゲート７９の出力端に接続した接続線１
３１を介して、夫々のカウンタの入力端Ｒに信号
を入力することにより、ゼロにリセツトされる。

このように決定されたクロツクパルス数が読出
回路２０から出力されると、NANDゲート１２
９の出力信号が、接続線１３５を介して、NOR
ゲート１３７ａの一方の入力端に出力される。
NORゲート１３７ａは、接続線１３８を介して
他の入力端で、読出回路２０からのクロツクパル
スを受ける。出力されたクロツクパルス数が、３
個のスイツチ・グループ１２４ａ，１２５ａ，１
２６ａによつて設定された数に等しくない限り、
NORゲート１３７はブロツクされたままで、信
号を出力しない。

第２図から判るように、シフトレジスタ９の出
力端Ｑは、接続線１１３を介して入力端Ｅに接続
しているので、シフトレジスタ９はそれ自身で閉
回路を構成している。この接続により、端子Ｈに
現われ、接続線１１７を介してシフトレジスタ９
のフリツプフロツプ９２の全入力端Ｈに印加され
るクロツクパルス毎に、シフトレジスタ９の内容
の配列順序が変わる。３個のカウンタ１２４，１
２５，１２６によつて設定されるクロツクパルス
数によつて生じた配列順序変更後、NORゲート
１３７ａが開く。NORゲート１３７ａを介して
読取回路２０から出力される新たな読出パルス
は、接続線１３９を介して読取停止回路２３の入
力端に伝送され、読出パルスは回路２３で計数さ
れる。

電子キーは、更に、クロツクパルス数を検査
（チエツク）する回路１３９を有し、この回路１
３９は電子錠のクロツク変調回路１２２に類似し
ている。制御回路１４９は３個のカウンタ１５
０，１５１，１５２を含む。夫々４個のスイツチ
を有するプログラミング・スイツチ１５０ａと１
５１ａに夫々接続した場合の２個のカウンタ１５
０及び１５１は、NANDゲート１５３に信号を
供給し、NANDゲート１５３の出力端は、接続
線１５４を介して第３カウンタ１５２の入力端に
接続している。カウンタ１５２は、ANDゲート
１５５の４個の入力端に接続した４個のプログラ
ミング・スイツチに接続している。ANDゲート
１５５の出力端はANDゲート１５７の入力端の
一方に、接続線１５６を介して接続している。
ANDゲート１５７の他の入力端は、接続線１５
８を介して、シフトレジスタ９の出力端Ｑに接続
している。ANDゲート１５７の出力端は出力端
子Ｓに接続している。端子Ｈに現われる読出パル
ス或いはクロツクパルスは、接続線１４９ａを介
して、第１カウンタ１５０の入力端Ｈに伝送され
る。

３個のカウンタ１５０，１５１及び１５２は、
シユミツトトリガ１１９によりゼロにリセツトさ
れる。このシユミツトトリガ１１９は、抵抗１２
０を介して電源に接続し、コンデンサ１２１を介
してアースに接続し、３個のカウンタ１５０，１
５１及び１５２の入力端R₂に接続線１４９ｂを
介して接続している。したがつて、電子キーを取
り外すと、ゼロ・リセツトが行われる。

図示した判別システムは、次のように動作す
る。電子錠にキーをさし込むと、電源がシステム
全体に入り、端子１５と１６は短絡され、電子錠
に設けたクロツク回路２１は、一連のパルスを発
生する。タイマー３６にセツトしてある時間が経
過すると、単安定マルチバイブレータ７０から、
電子錠の種々の素子をゼロにリセツトするパルス
が発生する。第２タイマー３７は立上り信号を出
力し、この信号は第２遅延時間後、ローデイング
回路から立下りローデイング・パルスを出力させ
る。このパルスは、接続線１９ａを介して、ロー
デイング回路１８のマスターフリツプフロツプ３
３をゼロにリセツトする。更に、接続線１１２ａ
を介して伝送されたこのローデイング・パルスが
端子Ｌに現われると、シフトレジスタ９の全フリ
ツプフロツプのローデイングが行われる。即ち、
全フリツプフロツプは、接続しているスイツチ１
０のスイツチ位置に対応するデータを受ける。説
明を簡単にするため、第２図では、スイツチ１０
は全て開状態で示されていることに注意する必要
がある。実際には、これらのスイツチのいくつか
は閉状態であり、キーの中でまず予めプログラム
されたコードを決定する。

接続線１９を介して読出回路２０に伝送された
ローデイング・パルスは、読出回路２０からクロ
ツクパルスあるいは読出パルスの発生を開始させ
る。接続線２０ａ及び２０ｂを介してクロツク変
調回路１２２に入力されたこれらのパルスは、ク
ロツク変調回路１２２によつて計数される。同時
に、同一のクロツクパルスが端子Ｈに現われ、接
続線１１７を介してシフトレジスタ９のフリツプ
フロツプ９２のクロツク入力端Ｈに伝送され、ク
ロツクパルス毎に１ビツトのシフトが行われ、ル
ープ接続されているのでシフトレジスタ９の内容
の配列順序変更が生ずる。

更に、接続線１４９ａを介して制御回路１４９
の入力端に入力された同一のクロツクパルスは、
制御回路１４９で計数される。勿論、３個のスイ
ツチグループ１５０ａ，１５１ａ及び１５２ａを
用いた制御回路１４９のプログラミングは、３個
のスイツチグループ１２４ａ，１２５ａ及び１２
６ａのスイツチ位置によつて決定される錠のクロ
ツク変調回路１２２のプログラミングと同じであ
る。

制御回路１４９の２個のカウンタ１５０及び１
５１は、クロツク変調回路１２２の２個のカウン
タ１２４及び１２５と同一の役割をし、１サイク
ル内でのクロツクパルス数を計数する。制御回路
１４９の第３カウンタ１５２は、クロツク変調回
路１２２の第３カウンタ１２６と同一の役割を
し、サイクル数を計数する。

ANDゲート１５５の出力端に信号が現われな
い限り、ANDゲート１５７はブロツクされたま
まであり、シフトレジスタ９に含まれるデータは
端子Ｓに伝送されず、電子錠の比較回路２５にも
伝送されない。

クロツクパルスのセツト数が、クロツク変調回
路１２２から出力し、制御回路１４９によつてチ
エツクされると、別の一連のクロツクパルス或い
は読出パルスが端子Ｈに現われ、そのパルス数は
電子錠に設けた読出停止回路で計数される。この
状態では、信号はANDゲート１５５から出力し
続けるのでANDゲート１５７は開状態である。
したがつて、シフトレジスタ９の内容は、端子Ｓ
を介して錠の比較回路２５に連続して送られる。
この直列信号は、回路２５のレジスタ４５ａ及び
４５ｂによつて並列に変換され、スイツチ２６の
スイツチ位置によつて設定されたデータと比較さ
れる。説明を簡単にするため、スイツチ２６は全
て開かれて示されている。実際は、クロツクパル
スによる内容の配列順序変更後、電子キー内の判
別コードに相当する電子錠内の予めプログラムさ
れたコードを特定するために、スイツチのいくつ
かは閉じている。

シフトレジスタ９の内容を適切に変更するため
に、クロツク変調回路１２２によつて計数され且
つ制御回路１４９によつてチエツクされたクロツ
クパルス数が、シフトレジスタ９のビツト数の倍
数であつてはならないということに留意する必要
がある。そうでなければ、配列順序変更を行つて
も、シフトレジスタの内容は何ら変更しないから
である。

第１の変形例では、回路１２２の最初の２個の
カウンタ１２４及び１２５によつて決定され且つ
制御回路１４９の最初の２個のカウンタ１５０及
び１５１によつてチエツクされたパルス数は、シ
フトレジスタ９のビツト数よりも大きい。したが
つて、配列順序変更後に端子Ｈに現われる読出パ
ルスは、ANDゲート１５５に信号が印加されな
いので、ゲート１５７がブロツクされない状態
で、シフトレジスタ９の全内容の読出を効果的に
行うことができる。

他の変形例では、逆に、スイツチ１５２ａによ
つて決められたサイクル数のカウント後、第３カ
ウンタ１５２をゼロにリセツトさせることが可能
であり、３個のカウンタ１５０，１５１及び１５
２によつて設定された数に等しいクロツクパルス
が端子Ｈに表われる度毎に、シフトレジスタ９か
ら１ビツトの出力しかゲート１５７を介して出力
しないようにすることも可能である。したがつ
て、このような変化例では、シフトレジスタ９の
全内容を読み出すためには、シフトレジスタ９の
ビツト数と同数の回数だけクロツク変調回路によ
る配列順序変更を行わせる必要がある。

図示の実施例では、電子キー内に制御回路１４
９を設けたが、更に簡略化した変形例では、配列
順序変更が終了する以前に、シフトレジスタ９の
内容を表わすシリアル信号の伝送を妨げる論理ゲ
ートを設けるならば、制御回路を除くことが可能
である。このような論理ゲートは、例えば、電子
錠の中に設けた１個のANDゲートで構成される。
このANDゲートは、その一方の入力端を出力端
子Ｓに接続し、他の入力端でクロツク変調回路１
２２の出力、即ち、実際には、NANDゲート１
２９から出力を受ける。この場合、比較回路２５
の入力端は、このブロツキング用のANDゲート
の出力端に接続する。

上述の説明で、ヒユーズを断線することによつ
てコードを変更することの可能性について述べ
た。EEPROM技術、即ち、何回も繰り返してプ
ログラミングできるメモリを用いてコード変更が
できるようにすることも可能である。この場合、
コードの第１部分、例えば24ビツトを固定して且
つ本発明のシステムで安全を確実にし、一方、コ
ードの第２部分、例えば48ビツトを変更可能に
し、第２部分は、例えば資金管理を行うために変
更するようにして本発明の応用範囲を広げること
が可能である。

上述の説明では、“フリツプフロツプ”という
簡略化された表現は、複合フリツプフロツプを示
すために使われた。同様に、カウンタは２進カウ
ンタを示す。

本発明に係るシステムは、携帯部もしくは電子
キーのシフトレジスタの内容の複雑な変更が可能
であり、その結果、電子キーの複製が極めて難し
いことがわかる。

【図面の簡単な説明】

第１図は本発明の読取部（固定部又は電子錠）
の主要部を示す回路図、第２図は本発明の携帯部
（電子キー）を説明するための回路図、第３図は
第２図に示したシフトレジスタの部分を詳細に示
した回路図である。 ９……レジスタ、１０……スイツチ、１８……
ローデイング回路、２０……読取回路（読出回
路）、２５……シリアル・パラレル変換器、２７
……連続テスト可能回路、１４９……制御回路。

Claims (1)

1. 【特許請求の範囲】 １ 電子判別コードを含む予めプログラムされた
   受動メモリ・アレイと、該受動メモリ・アレイに
   接続し且つ出力を入力端に帰還する読出メモリと
   を有する携帯部と、 該携帯部に接続可能の固定部であつて、該固定
   部は、電源と、上記携帯部にパルスを加えて上記
   電子判別コードを上記携帯部の上記読出メモリに
   入力する電子手段と、固定部メモリとを有し、上
   記電子手段は上記携帯部の上記読出メモリの内容
   を読み出して上記固定メモリに記憶させ、更に、
   上記固定部は該固定部に予めプログラムされたコ
   ードと上記読出メモリの内容を比較する比較器と
   を有し、 上記電子手段は、上記読出メモリからの内容読
   出前に一定数の準備クロツクパルスを出力し、上
   記一定数は上記読出メモリ中のビツト数の倍数で
   はなく、更に、上記準備クロツクパルスは上記読
   出メモリの内容の配列順序を変更し、 上記一定数の準備クロツクパルスを出力した後
   にのみ、上記読出メモリの内容を上記固定部メモ
   リに入力する論理ゲートと を備えた電子判別装置。 ２ 上記携帯部は上記準備クロツクパルスの上記
   セツト数を計数するための制御装置を更に有し、
   上記論理ゲートは、上記一定数の準備クロツクパ
   ルスを出力した後にのみ上記携帯部の上記読出メ
   モリの内容を上記固定部メモリに入力するため
   に、上記読出メモリの出力端と上記制御手段の出
   力端に接続した 特許請求の範囲第１項に記載の電子判別装置。 ３ 上記固定部は、上記電子手段から出力した上
   記一定数の準備クロツクパルスを計数するクロツ
   ク変調回路を有し、該クロツク変調回路は読出停
   止回路に接続し、上記一定数の準備クロツクパル
   ス発生後に、上記携帯部の上記読出メモリ中のビ
   ツト数に等しい数の他の読出パルスを発生させる
   特許請求の範囲第１項に記載の電子判別装置。 ４ 固定された電子読取部と、該電子読取部に挿
   入されて上記電子読取部と電気的に接続する携帯
   可能の電子キーとを有し、 該電子キーは、再循環可能のリングカウンタと
   して動作するクロツク可能の多段シフトレジスタ
   を有し、上記リングカウンタは初期設定のビツト
   パターンを有し且つ共通クロツク入力端とシリア
   ルビツト出力端とを有し、 上記電子読取部は、 上記電子キーを上記読取部に挿入すると装置の
   動作を開始させる動作開始手段と、 該動作開始手段の動作に応答し、少なくとも初
   期パルスグループと読出パルスグループを含む２
   種類のクロツクパルスのグループを後続の読出期
   間中に出力して上記電子キーに入力し、上記初期
   パルスグループのパルス数は上記シフトレジスタ
   の段数の倍数ではないため上記初期パルスグルー
   プが上記キーに入力された後に上記ビツトパター
   ンの配列順序は変更され、上記読出パルスグルー
   プのパルス数は上記シフトレジスタの段数に等し
   く、配列変更した上記ビツトパターンを上記固定
   電子読取部に出力するクロツクパルス発生器と、 上記読出期間中に、上記シフトレジスタからの
   配列変更された上記ビツトパターンを受けて記憶
   する電子メモリ手段と、 上記電子メモリ手段に記憶された配列変更後の
   有効ビツトパターンに対応するように予め決めら
   れたビツトパターンを上記読出期間中に出力する
   メモリ・アレイ手段と、 上記電子メモリ手段及び上記メモリ・アレイ手
   段とに接続し、上記電子メモリ手段に記憶された
   ビツトパターンを上記メモリ・アレイ手段からの
   ビツトパターンと比較し、等しいかどうかを判断
   する比較手段と、 該比較手段に接続し、該比較手段で決定された
   一致結果に応答する符号確認手段とを 備えた電子判別装置。