JPH04184646A - メモリコントローラ - Google Patents
メモリコントローラInfo
- Publication number
- JPH04184646A JPH04184646A JP31625990A JP31625990A JPH04184646A JP H04184646 A JPH04184646 A JP H04184646A JP 31625990 A JP31625990 A JP 31625990A JP 31625990 A JP31625990 A JP 31625990A JP H04184646 A JPH04184646 A JP H04184646A
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- JP
- Japan
- Prior art keywords
- address
- memory
- data
- signal
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置におけるメモリコントローラに
関するものである。
関するものである。
従来、バス幅がアドレス管理単位より広い場合、メモリ
コントローラはメモリをバス幅単位のアドレスとバスに
対する位置によりアドレスを管理していた。
コントローラはメモリをバス幅単位のアドレスとバスに
対する位置によりアドレスを管理していた。
しかしながら、上記従来例では、データ転送単位がバス
幅以下の場合でも、バス幅単位で割り切れないアドレス
からデータ転送を行なうと、１回のバスサイクルではデ
ータ転送できない場合があった。
幅以下の場合でも、バス幅単位で割り切れないアドレス
からデータ転送を行なうと、１回のバスサイクルではデ
ータ転送できない場合があった。
上記課題を解決するために本発明メモリコントローラは
、メモリをアドレス管理幅毎の複数の群に分割してそれ
ぞれ管理する管理手段と、アドレスがバス幅で割り切れ
る場合はメモリ群全てに同一アドレスを与え、割り切れ
ない場合はデータをアドレス分シフトしてあふれたデー
タはローテートし、そのメモリ群には、異なるアドレス
を出力するように制御する制御手段とを具える。
、メモリをアドレス管理幅毎の複数の群に分割してそれ
ぞれ管理する管理手段と、アドレスがバス幅で割り切れ
る場合はメモリ群全てに同一アドレスを与え、割り切れ
ない場合はデータをアドレス分シフトしてあふれたデー
タはローテートし、そのメモリ群には、異なるアドレス
を出力するように制御する制御手段とを具える。
本発明によれば、メモリを、アドレス管理単位でみたと
き同じバス上の位置にあるメモリ群に分割し、もし全メ
モリ群に同じアドレスを与えた場合、１回のバスサイク
ルでデータ転送できないと判断したときは、特定のメモ
リ群に別のアドレスを与えることにより１回のバスサイ
クルでデータ転送できるようにしたものである。
き同じバス上の位置にあるメモリ群に分割し、もし全メ
モリ群に同じアドレスを与えた場合、１回のバスサイク
ルでデータ転送できないと判断したときは、特定のメモ
リ群に別のアドレスを与えることにより１回のバスサイ
クルでデータ転送できるようにしたものである。
第１図ないし第２図は本発明の実施例を示し第１図は本
発明のメモリコントローラを適用した転送処理装置の構
成図であり同図において１はＣＰＵ。
発明のメモリコントローラを適用した転送処理装置の構
成図であり同図において１はＣＰＵ。
２はメモリコントローラ、３はデータバス下位位置メモ
リ群、４はデータバス上位位置メモリ群、５はブロック
転送機能付ＩＯである。また、第２図は本発明メモリコ
ントローラの内部のブロック構成図であり、６はＲＥＦ
（リフレッシュ要求）、ＡＳ （ＣＰＵのメモリ要求
） 、ＲＥＱ （１０のＤＭＡ転送要求）のアービトレ
ーションを行なうアービタ部、７はＲＥＱ信号を受けて
からＣＰＵにＢＲ倍信号出してＢＧ倍信号受け、ＢＧＡ
ＣＫ信号を出力してバス権を獲得し、ＴｏにＡＣＫ信号
を返すＤＭＡ部、８はＣＳ信号、ＷＲＩＴＥ信号を受け
てメモリブロックのアドレス、ＤＭＡのスタートアドレ
ス、画像を管理する情報等のレジスタを選択するデコー
ダ、９はリフレッシュサイクルになったとき、メモリに
出す信号をタイミングよく作り出すタイミング部、１０
はＣＰＵがメモリをアクセスするサイクルになったとき
メモリとＣＰＵに出す信号をタイミングよく作り出すタ
イミング部、１１はＤＭＡサイクルになったときメモリ
に出す信号をタイミングよく作り出すタイミング部、１
２は画像としてメモリを管理するレジスタ、加算器、画
像端のマスクデータ等を内蔵するブロック、１３は９．
１０．１１の信号を受けてＲＡＳ信号を生成するブロッ
ク、１４は９，１０．１１の信号を受けてＣＡＳ信号を
生成するブロック、１５は９，１０．１１の信号を受け
てＷＥ倍信号生成するブロック、１６は９の信号を受け
てバスの上位データメモリのＲＯＷアドレス、ＣＯＬＵ
ＭＮアドレスを作り出すアドレス生成部、１７は１０の
信号を受けてバスの上位データメモリのＲＯＷアドレス
、ＣＯＬ ＵＭＮアドレスを作り出すアドレス生成部、
１８は１１の信号を受けてバスの上位データメモリのＲ
ＯＷアドレス、ＣＯＬＵＭＮアドレスを作り出すアドレ
ス生成部、１９は９の信号を受けてバスの下位データメ
モリのＲＯＷアドレス、ＣＯＬ ＵＭＮアドレスを作り
出すアクセス生成部、２０は１０の信号を受けてバスの
下位データメモリのＲＯＷアドレス、ＣＯＬｔＪＭＮア
ドレスを作り出すアドレス生成部、２１は１１の信号を
受けてバスの下位データメモリのＲＯＷアドレス、ＣＯ
ＬＵＭＮアドレスを作り出すアドレス生成部、２２はＤ
ＡＴＡ信号人信号ツカバッファ部、２４は１２の出すマ
スクイネーブル信号ＭＥにより、同じく１２の出すスタ
ートマスクデータＳＴＭとエンドマスクデータＥＮＭが
ＯＲされ、ビット毎にマスクデータを設定できるメモリ
に対しマスクするデータを作り出すマスクデータ生成部
、２５．２６はＤＭＡサイクルのときに、パス幅で割り
切れないアドレスのデータが設定された場合にデータ位
置を変更するマルチプレクサ部、２７．２８はマスクデ
ータまたは書込データをメモリに書込むときのみ出力を
イネーブルにする出力バッファ部、２９はメモリからデ
ータを読出すときのみ出力をイネーブルにする出力バッ
ファ部、３０．３１はＤＭＡサイクルのときにパス幅で
割り切れないアドレスが設定された場合、メモリからの
読出しデータの位置を変更するマルチプレクサ部、３２
．３３はメモリの出力データを入力する入力バッファ部
である。
リ群、４はデータバス上位位置メモリ群、５はブロック
転送機能付ＩＯである。また、第２図は本発明メモリコ
ントローラの内部のブロック構成図であり、６はＲＥＦ
（リフレッシュ要求）、ＡＳ （ＣＰＵのメモリ要求
） 、ＲＥＱ （１０のＤＭＡ転送要求）のアービトレ
ーションを行なうアービタ部、７はＲＥＱ信号を受けて
からＣＰＵにＢＲ倍信号出してＢＧ倍信号受け、ＢＧＡ
ＣＫ信号を出力してバス権を獲得し、ＴｏにＡＣＫ信号
を返すＤＭＡ部、８はＣＳ信号、ＷＲＩＴＥ信号を受け
てメモリブロックのアドレス、ＤＭＡのスタートアドレ
ス、画像を管理する情報等のレジスタを選択するデコー
ダ、９はリフレッシュサイクルになったとき、メモリに
出す信号をタイミングよく作り出すタイミング部、１０
はＣＰＵがメモリをアクセスするサイクルになったとき
メモリとＣＰＵに出す信号をタイミングよく作り出すタ
イミング部、１１はＤＭＡサイクルになったときメモリ
に出す信号をタイミングよく作り出すタイミング部、１
２は画像としてメモリを管理するレジスタ、加算器、画
像端のマスクデータ等を内蔵するブロック、１３は９．
１０．１１の信号を受けてＲＡＳ信号を生成するブロッ
ク、１４は９，１０．１１の信号を受けてＣＡＳ信号を
生成するブロック、１５は９，１０．１１の信号を受け
てＷＥ倍信号生成するブロック、１６は９の信号を受け
てバスの上位データメモリのＲＯＷアドレス、ＣＯＬＵ
ＭＮアドレスを作り出すアドレス生成部、１７は１０の
信号を受けてバスの上位データメモリのＲＯＷアドレス
、ＣＯＬ ＵＭＮアドレスを作り出すアドレス生成部、
１８は１１の信号を受けてバスの上位データメモリのＲ
ＯＷアドレス、ＣＯＬＵＭＮアドレスを作り出すアドレ
ス生成部、１９は９の信号を受けてバスの下位データメ
モリのＲＯＷアドレス、ＣＯＬ ＵＭＮアドレスを作り
出すアクセス生成部、２０は１０の信号を受けてバスの
下位データメモリのＲＯＷアドレス、ＣＯＬｔＪＭＮア
ドレスを作り出すアドレス生成部、２１は１１の信号を
受けてバスの下位データメモリのＲＯＷアドレス、ＣＯ
ＬＵＭＮアドレスを作り出すアドレス生成部、２２はＤ
ＡＴＡ信号人信号ツカバッファ部、２４は１２の出すマ
スクイネーブル信号ＭＥにより、同じく１２の出すスタ
ートマスクデータＳＴＭとエンドマスクデータＥＮＭが
ＯＲされ、ビット毎にマスクデータを設定できるメモリ
に対しマスクするデータを作り出すマスクデータ生成部
、２５．２６はＤＭＡサイクルのときに、パス幅で割り
切れないアドレスのデータが設定された場合にデータ位
置を変更するマルチプレクサ部、２７．２８はマスクデ
ータまたは書込データをメモリに書込むときのみ出力を
イネーブルにする出力バッファ部、２９はメモリからデ
ータを読出すときのみ出力をイネーブルにする出力バッ
ファ部、３０．３１はＤＭＡサイクルのときにパス幅で
割り切れないアドレスが設定された場合、メモリからの
読出しデータの位置を変更するマルチプレクサ部、３２
．３３はメモリの出力データを入力する入力バッファ部
である。
さて、上記構成において、メモリコントローラ２は、ま
ずＲＥＦ （リフレッシュ）要求が発生した場合は、リ
フレッシュモードによって異なるが、ＲＡＳオンリーリ
フレッシュの場合、１４からのＣＡＳ出力はいらなくな
るが、１６．１９でＲＡＳアドレスをつくる必要がある
。これは１６．１９の中にカウンター等を内蔵させて実
現できる。またＣＡＳビフォアＲＡＳリフレッシュの場
合はＲＡＳより前にＣＡＳをイネーブルすることによっ
て実現する。１６．１９の出力は必要でなくなる。
ずＲＥＦ （リフレッシュ）要求が発生した場合は、リ
フレッシュモードによって異なるが、ＲＡＳオンリーリ
フレッシュの場合、１４からのＣＡＳ出力はいらなくな
るが、１６．１９でＲＡＳアドレスをつくる必要がある
。これは１６．１９の中にカウンター等を内蔵させて実
現できる。またＣＡＳビフォアＲＡＳリフレッシュの場
合はＲＡＳより前にＣＡＳをイネーブルすることによっ
て実現する。１６．１９の出力は必要でなくなる。
次に、ＣＰＵアクセスサイクルの場合は、ＡＳ信号とメ
モリ空間のアドレスのＡＮＤをとり、アービター６て選
択され、タイミング部１０が動作する。そして、ＡＤＤ
ＲＥＳＳ入力をアドレス生成部１７．２０でメモリアド
レスＭＡＬ、ＭＡＨに変換し、ＲＡＳ、ＣＡＳ信号をっ
（ることによりメモリをアクセスする。ＷＲＩＴＥ信号
が入力されていればＷＥ倍信号つくりメモリに書込む。
モリ空間のアドレスのＡＮＤをとり、アービター６て選
択され、タイミング部１０が動作する。そして、ＡＤＤ
ＲＥＳＳ入力をアドレス生成部１７．２０でメモリアド
レスＭＡＬ、ＭＡＨに変換し、ＲＡＳ、ＣＡＳ信号をっ
（ることによりメモリをアクセスする。ＷＲＩＴＥ信号
が入力されていればＷＥ倍信号つくりメモリに書込む。
次にＤＭＡサイクルであるが、ＲＥＱ信号が来ることに
より、ＣＰＵにバス要求信号ＢＲを出力する。同時にア
ービタ部６がアービトレーションを開始し、ＣＰＵがＢ
Ｇ倍信号くる前であっても、タイミング部１１でアドレ
ス設定サイクルを開始する。つまり１８．２１のブロッ
クでＭＡＬ、ＭＡＨ信号をつくるのと１３．１４でＲＡ
Ｓ信号、ＣＡＳ信号をつくることを行なう。ＢＧ倍信号
来ると、ＢＲ倍信号落とし、ＢＡＣＫ信号をイネーブル
にし、ＩＯ＋、：ＡＣＫ信号を返すと同時にメモリの読
み書きを行なって、サイクルを終了させる。書き込みモ
ードのときはＷＥ倍信号ＢＧ倍信号来てからアクティブ
にする。書き込みのとき１２のブロックの転送アドレス
のＬＳＢ ＴＡＯが０のときは、２３のデータが２５
で選択されＭＤＬとして出力し、同様に２４のデータが
２６で選択され、ＭＤＨとして出力される。ＴＡＯが１
のときは、２３のデータが２６で選択され、ＭＤＨとし
て出力し、同様に２４のデータが２５で選択され、ＭＤ
Ｌとして出力される。その際ＴＡＯは２１にも入力され
ており、ＴＡＩ以上のアドレスで決まるＭＡＨ出力をＴ
ＡＯによって変化（＋１）するようにしている。これに
より、ＴＡＯ＝１のバス幅で割り切れないアドレスから
データを書き込むときは、データをアドレス幅分ローテ
ートし、あふれたデータのアドレスＭＡＨを＋１するこ
とにより１回のサイクルで書き込みを完了する。
より、ＣＰＵにバス要求信号ＢＲを出力する。同時にア
ービタ部６がアービトレーションを開始し、ＣＰＵがＢ
Ｇ倍信号くる前であっても、タイミング部１１でアドレ
ス設定サイクルを開始する。つまり１８．２１のブロッ
クでＭＡＬ、ＭＡＨ信号をつくるのと１３．１４でＲＡ
Ｓ信号、ＣＡＳ信号をつくることを行なう。ＢＧ倍信号
来ると、ＢＲ倍信号落とし、ＢＡＣＫ信号をイネーブル
にし、ＩＯ＋、：ＡＣＫ信号を返すと同時にメモリの読
み書きを行なって、サイクルを終了させる。書き込みモ
ードのときはＷＥ倍信号ＢＧ倍信号来てからアクティブ
にする。書き込みのとき１２のブロックの転送アドレス
のＬＳＢ ＴＡＯが０のときは、２３のデータが２５
で選択されＭＤＬとして出力し、同様に２４のデータが
２６で選択され、ＭＤＨとして出力される。ＴＡＯが１
のときは、２３のデータが２６で選択され、ＭＤＨとし
て出力し、同様に２４のデータが２５で選択され、ＭＤ
Ｌとして出力される。その際ＴＡＯは２１にも入力され
ており、ＴＡＩ以上のアドレスで決まるＭＡＨ出力をＴ
ＡＯによって変化（＋１）するようにしている。これに
より、ＴＡＯ＝１のバス幅で割り切れないアドレスから
データを書き込むときは、データをアドレス幅分ローテ
ートし、あふれたデータのアドレスＭＡＨを＋１するこ
とにより１回のサイクルで書き込みを完了する。
一方、読み出しのときは、１２のブロックの転送アドレ
スのＬＳＢ、ＴＡＯが０のときはＭＤＬのデータが３２
を通り、３０に選択される。ＭＤＩのデータは３３を通
り３１に選択される。ＴＡＯが１のときはＭＤＬのデー
タが３２を通り、３１に選択される。ＭＤＨのデータは
３３を通り３０に選択される。これによりＴＡＯ＝１の
バス幅で割り切れないアドレスからデータを読み出すと
きはデータをアドレス幅分ローテートし、あふれたデー
タのアドレスＭＡＲを＋１することにより、１回の読み
出しを完了する。
スのＬＳＢ、ＴＡＯが０のときはＭＤＬのデータが３２
を通り、３０に選択される。ＭＤＩのデータは３３を通
り３１に選択される。ＴＡＯが１のときはＭＤＬのデー
タが３２を通り、３１に選択される。ＭＤＨのデータは
３３を通り３０に選択される。これによりＴＡＯ＝１の
バス幅で割り切れないアドレスからデータを読み出すと
きはデータをアドレス幅分ローテートし、あふれたデー
タのアドレスＭＡＲを＋１することにより、１回の読み
出しを完了する。
ブロック１２はＤＭＡサイクルが終了すると次のアドレ
スを計算しＴＡＯ，ＴＡＩ〜として出力しておく。
スを計算しＴＡＯ，ＴＡＩ〜として出力しておく。
ＲＥＦ、ＡＳ、ＲＥＱ信号の２つまたは３つが同時に来
た場合は優先度をっけどれか１つをイネーブルにし９，
１０．１１のどれがのブロックを動作させる。９，１０
．１１のブロックは自分のサイクルが終了するとアービ
ータ６に終了信号を返す。
た場合は優先度をっけどれか１つをイネーブルにし９，
１０．１１のどれがのブロックを動作させる。９，１０
．１１のブロックは自分のサイクルが終了するとアービ
ータ６に終了信号を返す。
第３図、第４図は上のフローチャートである。
上記実施例ではデータバス幅とアドレス管理単位幅が２
：１の場合を示したが、例えばデータバス３２ビツト、
アドレス管理８ビツトのような４：１のものも可能であ
る。
：１の場合を示したが、例えばデータバス３２ビツト、
アドレス管理８ビツトのような４：１のものも可能であ
る。
以上説明したように、メモリを分割して管理し、異なる
アドレスを与えうるようにすることによりデータ転送の
バスサイクルを最小にする。
アドレスを与えうるようにすることによりデータ転送の
バスサイクルを最小にする。
第１図は転送処理装置の構成例を示す図、第２図はメモ
リコントローラ内部のブロック構成の例を示す図、 第３図はＤＭＡによるメモリ書き込み処理のフローチャ
ート、 第４図はＤＭＡによるメモリ読み出し処理のフローチャ
ートである。 ６・・・アービタ部 ７・・・ＤＭＡ部 ８・・・デコーダ部 ９〜１１・・・タイミング部 １３〜１５・・・信号生成部 １６〜２１・・・アドレス生成部 ２２．３２．３３・・・入力バッファ ２３．２４・・・マスクデータ生成部 ２５．２６，３０．３１・・・マルチプレクサ２７〜２
９・・・出力バッファ 第２図 第３図 ＤＭＡメモリ書込
リコントローラ内部のブロック構成の例を示す図、 第３図はＤＭＡによるメモリ書き込み処理のフローチャ
ート、 第４図はＤＭＡによるメモリ読み出し処理のフローチャ
ートである。 ６・・・アービタ部 ７・・・ＤＭＡ部 ８・・・デコーダ部 ９〜１１・・・タイミング部 １３〜１５・・・信号生成部 １６〜２１・・・アドレス生成部 ２２．３２．３３・・・入力バッファ ２３．２４・・・マスクデータ生成部 ２５．２６，３０．３１・・・マルチプレクサ２７〜２
９・・・出力バッファ 第２図 第３図 ＤＭＡメモリ書込
Claims (1)
- アドレス管理単位よりバス幅が広いメモリコントローラ
において、メモリをアドレス管理幅毎の複数の群に分割
してそれぞれ管理する管理手段と、アドレスがバス幅で
割り切れる場合はメモリ群全てに同一アドレスを与え、
割り切れない場合はデータをアドレス分シフトしてあふ
れたデータはローテートし、そのメモリ群には、異なる
アドレスを出力するように制御する制御手段とを有する
ことを特徴とするメモリコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31625990A JPH04184646A (ja) | 1990-11-20 | 1990-11-20 | メモリコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31625990A JPH04184646A (ja) | 1990-11-20 | 1990-11-20 | メモリコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04184646A true JPH04184646A (ja) | 1992-07-01 |
Family
ID=18075109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31625990A Pending JPH04184646A (ja) | 1990-11-20 | 1990-11-20 | メモリコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04184646A (ja) |
-
1990
- 1990-11-20 JP JP31625990A patent/JPH04184646A/ja active Pending
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