JPH04205534A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPH04205534A JPH04205534A JP33997190A JP33997190A JPH04205534A JP H04205534 A JPH04205534 A JP H04205534A JP 33997190 A JP33997190 A JP 33997190A JP 33997190 A JP33997190 A JP 33997190A JP H04205534 A JPH04205534 A JP H04205534A
- Authority
- JP
- Japan
- Prior art keywords
- data
- cpu
- dram
- read
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＣＰＵとＤＲＡＭとの間でデータ転送するメモリ制御方
式に関し、 ＣＰＵとニブルモードのＤＲＡＭとの間にデータバッフ
ァを設け、データ転送の順番の違いを吸収し、高速デー
タ転送を可能にすることを目的とし、 ＣＰＵとニブルモードのＤＲＡＭとの間にデータバッフ
ァを設け、ＣＰＵからの複数回の連続したリード要求に
対応して、ニブルモードのＤＲＡＭから読み出した連続
したデータについてＣＰＵからのリード要求のあったア
ドレスに一致するデータをそのままＣＰＵに転送し、一
致しないデータを上記データバッファに格納しておき、
一致するアドレスのときに当該データバッファからデー
タをＣＰＵに転送するように構成する。
式に関し、 ＣＰＵとニブルモードのＤＲＡＭとの間にデータバッフ
ァを設け、データ転送の順番の違いを吸収し、高速デー
タ転送を可能にすることを目的とし、 ＣＰＵとニブルモードのＤＲＡＭとの間にデータバッフ
ァを設け、ＣＰＵからの複数回の連続したリード要求に
対応して、ニブルモードのＤＲＡＭから読み出した連続
したデータについてＣＰＵからのリード要求のあったア
ドレスに一致するデータをそのままＣＰＵに転送し、一
致しないデータを上記データバッファに格納しておき、
一致するアドレスのときに当該データバッファからデー
タをＣＰＵに転送するように構成する。
本発明は、ＣＰＵとＤＲＡＭとの間でデータ転送するメ
モリ制御方式に関するものである。
モリ制御方式に関するものである。
〔従来の技術と発明が解決しようとする課題〕パーソナ
ルコンピュータなどにおいてＣＰＵの高速化に伴い、Ｄ
ＲＡＭもページモード、ニブルモードなどの高速アクセ
スモードを持つものが出てきた。このうちニブルモード
のＤＲＡＭは、第６図（ロ）に示すように、＊ＲＡＳを
保持したまま、＊ＣＡＳを４回切り換え、データを高速
に連続してリードあるいはライトすることができる。
ルコンピュータなどにおいてＣＰＵの高速化に伴い、Ｄ
ＲＡＭもページモード、ニブルモードなどの高速アクセ
スモードを持つものが出てきた。このうちニブルモード
のＤＲＡＭは、第６図（ロ）に示すように、＊ＲＡＳを
保持したまま、＊ＣＡＳを４回切り換え、データを高速
に連続してリードあるいはライトすることができる。
この際、最初に＊ＲＡＳ、＊ＣＡＳで入力されたアドレ
スから、次の＊ＣＡＳが入力される毎に自動的にカウン
トアンプしてデータをアクセスするため、カラムアドレ
スの切り換えが必要なく、高速アクセスモードの中でも
ニブルモードが最も高速となっている。
スから、次の＊ＣＡＳが入力される毎に自動的にカウン
トアンプしてデータをアクセスするため、カラムアドレ
スの切り換えが必要なく、高速アクセスモードの中でも
ニブルモードが最も高速となっている。
一方、ＣＰＵ０方も、内部にキャッシュメモリを内臓す
るなどして、より高速にメモリアクセスを要求するよう
になっている０例えばインテル社の８０４８６のように
、ＣＰＵ自身が第６図（ハ）に示すように、アドレスを
切り換え、バースト転送という高速なメモリリードを行
ってくる場合がある。この際、アドレスの切り換え方が
、ニブルモードのようなカウントアンプでない場合には
、ニブルモードでのメモリアクセスができなくなってし
まい、ＤＲＡＭの通常の第６図（イ）に示すシーケンス
を繰り返し行わなければならず、大幅は性能ダウンとな
ってしまうという問題があ本発明は、ＣＰＵとニブルモ
ードのＤＲＡＭとの間にデータバッファを設け、データ
転送の順番の違いを吸収し、高速データ転送を可能にす
ることを目的としている。
るなどして、より高速にメモリアクセスを要求するよう
になっている０例えばインテル社の８０４８６のように
、ＣＰＵ自身が第６図（ハ）に示すように、アドレスを
切り換え、バースト転送という高速なメモリリードを行
ってくる場合がある。この際、アドレスの切り換え方が
、ニブルモードのようなカウントアンプでない場合には
、ニブルモードでのメモリアクセスができなくなってし
まい、ＤＲＡＭの通常の第６図（イ）に示すシーケンス
を繰り返し行わなければならず、大幅は性能ダウンとな
ってしまうという問題があ本発明は、ＣＰＵとニブルモ
ードのＤＲＡＭとの間にデータバッファを設け、データ
転送の順番の違いを吸収し、高速データ転送を可能にす
ることを目的としている。
第１図は、本発明の原理ブロック図を示す。
第１図において、ＣＰＵＩは、複数回の連続したアクセ
ス要求を行うＣＰＵである。
ス要求を行うＣＰＵである。
データバッファ２は、ＣＰＵＩとニブルモードのＤＲＡ
Ｍ３との間に設けたデータを一時的に格納するバッファ
である。
Ｍ３との間に設けたデータを一時的に格納するバッファ
である。
ＤＲＡＭ３は、最初の＊ＲＡＳ、本ＣＡＳで入力された
アドレスから次の本ＣＡＳが入力される毎に連続などす
るアドレスをアクセスするモードを持ったＤＲＡＭであ
る。
アドレスから次の本ＣＡＳが入力される毎に連続などす
るアドレスをアクセスするモードを持ったＤＲＡＭであ
る。
本発明は、第１図に示すように、ＣＰＵＩがらの複数回
の連続したリード要求に対応して、ニブルモードのＤＲ
ＡＭ３から読み出した連続したデータについてＣＰＵＩ
からのリード要求のあったアドレスに一致するデータを
そのままＣＰＵＩに転送し、一致しないデータをデータ
バッファ２に一時的に格納しておき、一致するアドレス
のときにこのデータバッファ２からデータをＣＰＵＩに
転送するようにしている。また、ＣＰＵＩがらの複数回
の連続したライト要求に対応して転送されてきたデータ
について、ニブルモードのＤＲＡＭ３のアドレスと一致
するデータをそのままＤＲＡＭ３に書き込み、一致しな
いデータをデータバッファ２に一時的に格納しておき、
ライト要求終了後などにこのデータバッファ２に格納し
たデータをＤＲＡＭ３に書き込むようにしている。
の連続したリード要求に対応して、ニブルモードのＤＲ
ＡＭ３から読み出した連続したデータについてＣＰＵＩ
からのリード要求のあったアドレスに一致するデータを
そのままＣＰＵＩに転送し、一致しないデータをデータ
バッファ２に一時的に格納しておき、一致するアドレス
のときにこのデータバッファ２からデータをＣＰＵＩに
転送するようにしている。また、ＣＰＵＩがらの複数回
の連続したライト要求に対応して転送されてきたデータ
について、ニブルモードのＤＲＡＭ３のアドレスと一致
するデータをそのままＤＲＡＭ３に書き込み、一致しな
いデータをデータバッファ２に一時的に格納しておき、
ライト要求終了後などにこのデータバッファ２に格納し
たデータをＤＲＡＭ３に書き込むようにしている。
従って、ＣＰＵＩとニブルモードのＤＲＡＭ３との間に
データバッファ２を設けてデータ転送の順番の違いを吸
収することにより、高速データ転送を行うことが可能と
なる。
データバッファ２を設けてデータ転送の順番の違いを吸
収することにより、高速データ転送を行うことが可能と
なる。
〔実施例〕
まず、第２図を用いて本発明のニブルモードにおけるリ
ード時の動作を説明する。
ード時の動作を説明する。
第２図（イ）は、ＤＲＡＭのニブルモードによるアクセ
ス説明図を示す。これは、ニブルモードのＤＲＡＭ３は
、最初の＊ＲＡＳ、ネＣＡＳで入力したアドレスから順
番に循環したアドレスからデータをリードしたり、デー
タをライトしたりする。例えば １） 最初の＊ＲＡＳ、＊ＣＡＳで入力したアドレス
がブロックａの場合、第２図（ロ）に示すように、ＤＲ
ＡＭからブロックａ、ｂ、ｃ、ｄの順番でデータがリー
ドされる。
ス説明図を示す。これは、ニブルモードのＤＲＡＭ３は
、最初の＊ＲＡＳ、ネＣＡＳで入力したアドレスから順
番に循環したアドレスからデータをリードしたり、デー
タをライトしたりする。例えば １） 最初の＊ＲＡＳ、＊ＣＡＳで入力したアドレス
がブロックａの場合、第２図（ロ）に示すように、ＤＲ
ＡＭからブロックａ、ｂ、ｃ、ｄの順番でデータがリー
ドされる。
（２）最初の＊ＲＡＳ、＊ＣＡＳで入力したアドレスが
ブロックｂの場合、第２図（ハ）に示すように、ＤＲＡ
Ｍからブロックｂ、ｃ−ｄ、ａの順番でデータがリード
される。
ブロックｂの場合、第２図（ハ）に示すように、ＤＲＡ
Ｍからブロックｂ、ｃ−ｄ、ａの順番でデータがリード
される。
（３）最初の＊ＲＡＳ、＊ＣＡＳで入力したアドレスが
ブロックＣの場合、第２図（ニ）に示すように、ＤＲＡ
Ｍからブロックｃ、ｄ、ａ、ｂの順番でデータがリード
される。
ブロックＣの場合、第２図（ニ）に示すように、ＤＲＡ
Ｍからブロックｃ、ｄ、ａ、ｂの順番でデータがリード
される。
（４）最初の＊ＲＡＳ、＊ＣＡＳで入力したアドレスが
ブロックｄの場合、第２図（ホ）に示すように、ＤＲＡ
Ｍからブロックｄ、ａ、ｂ、ｃの順番でデータがリード
される。
ブロックｄの場合、第２図（ホ）に示すように、ＤＲＡ
Ｍからブロックｄ、ａ、ｂ、ｃの順番でデータがリード
される。
従って、第２図（ロ）ないしくホ）のうち、ＣＰＵから
のリード要求とＤＲＡＭのニブルモードにおけるデータ
の出力順が同一の第２図（ロ）、（ニ）の場合は、ニブ
ルモードのＤＲＡＭ３からリードしたデータをそのまま
ＣＰＵＩに転送すればよい、しかし、両者が一致しない
第２図（ハ）、（ホ）の場合は、ニブルモードのＤＲＡ
Ｍ３からリードしたデータをそのままＣＰＵＩに転送で
きないので、第３図■ないし■のステップで転送する。
のリード要求とＤＲＡＭのニブルモードにおけるデータ
の出力順が同一の第２図（ロ）、（ニ）の場合は、ニブ
ルモードのＤＲＡＭ３からリードしたデータをそのまま
ＣＰＵＩに転送すればよい、しかし、両者が一致しない
第２図（ハ）、（ホ）の場合は、ニブルモードのＤＲＡ
Ｍ３からリードしたデータをそのままＣＰＵＩに転送で
きないので、第３図■ないし■のステップで転送する。
第３図は、本発明のリード時の動作説明図を示す、これ
は、第２図（ハ）、（ホ）の場合の動作説明図を示す、
以下第２図（ハ）を代表して説明する。
は、第２図（ハ）、（ホ）の場合の動作説明図を示す、
以下第２図（ハ）を代表して説明する。
第３図において、■：第２図（ハ）の１ｓｔでニブルモ
ードのＤＲＡＭ３からリードしたアドレス（ブロックｂ
）のデータは、ＣＰＵＩがリード要求したアドレス（ブ
ロックｂ）と等しいので、そのままＣＰＵＩに転送する
。
ードのＤＲＡＭ３からリードしたアドレス（ブロックｂ
）のデータは、ＣＰＵＩがリード要求したアドレス（ブ
ロックｂ）と等しいので、そのままＣＰＵＩに転送する
。
■：第２図（ハ）の２ｎｄでニブルモードのＤＲＡＭ３
からリードしたアドレス（ブロックＣ）のデータは、Ｃ
ＰＵＩがリード要求したアドレス（ブロックａ）と等し
くないので、データバッファ２に一時的に図示のように
格納する。
からリードしたアドレス（ブロックＣ）のデータは、Ｃ
ＰＵＩがリード要求したアドレス（ブロックａ）と等し
くないので、データバッファ２に一時的に図示のように
格納する。
■：第２図（ハ）の３ｒｄでニブルモードのＤＲＡＭ３
からリードしたアドレス（ブロックｄ）のデータは、Ｃ
ＰＵＩがリード要求したアドレス（ブロックａ）と等し
くないので、データバッファ２に一時的に図示のように
格納する。
からリードしたアドレス（ブロックｄ）のデータは、Ｃ
ＰＵＩがリード要求したアドレス（ブロックａ）と等し
くないので、データバッファ２に一時的に図示のように
格納する。
■：第２図（ハ）の４ｔｈでニブルモードのＤＲＡＭ３
からリードしたアドレス（ブロックａ）のデータは、Ｃ
ＰＵＩがリード要求したアドレス（ブロックａ）と等し
いので、そのままＣＰＵ１に転送する。
からリードしたアドレス（ブロックａ）のデータは、Ｃ
ＰＵＩがリード要求したアドレス（ブロックａ）と等し
いので、そのままＣＰＵ１に転送する。
■：第２図（ハ）のＣＰＵＩが３ｎｄでリード要求した
アドレス（ブロックｄ）のデータを、データバッファ２
から取り出してＣＰＵＩに転送する。
アドレス（ブロックｄ）のデータを、データバッファ２
から取り出してＣＰＵＩに転送する。
■：第２図（ハ）のＣＰＵＩが４ｎｄでリード要求した
アドレス（ブロックＣ）のデータを、データバッファ２
から取り出してＣＰＵＩに転送する。
アドレス（ブロックＣ）のデータを、データバッファ２
から取り出してＣＰＵＩに転送する。
以上の手順によって、ニブルモードのＤＲＡＭ３からリ
ードしたアドレスのデータについて、ＣＰＵＩからリー
ド要求のあったアドレスと一致するときはそのままＣＰ
ＵＩにデータ転送し、一致しないときはデータバッファ
２に一時的に格納しておき、ＣＰＵＩからのリード要求
のアドレスと一致するときにこのデータバッファ２から
取り出してＣＰＵＩにデータ転送することにより、デー
タ転送の順番の違いを吸収し、高速データ転送を行うこ
とが可能となる。
ードしたアドレスのデータについて、ＣＰＵＩからリー
ド要求のあったアドレスと一致するときはそのままＣＰ
ＵＩにデータ転送し、一致しないときはデータバッファ
２に一時的に格納しておき、ＣＰＵＩからのリード要求
のアドレスと一致するときにこのデータバッファ２から
取り出してＣＰＵＩにデータ転送することにより、デー
タ転送の順番の違いを吸収し、高速データ転送を行うこ
とが可能となる。
第４図は、本発明の１実施例構成・動作説明図を示す。
第４図（イ）は、構成図を示す、これは、第１図データ
バッファ２として、キャッシュメモリ５を使用した場合
のものである。ここで、キャノノユメモリ５には、ニブ
ルモードのＤＲＡＭ３からリードしたデータを格納する
と共にこのリードしたデータのうち、ＣＰＵＩの取り込
む順番と一致したアドレスのデータのみをＣＰＵＩに転
送する。
バッファ２として、キャッシュメモリ５を使用した場合
のものである。ここで、キャノノユメモリ５には、ニブ
ルモードのＤＲＡＭ３からリードしたデータを格納する
と共にこのリードしたデータのうち、ＣＰＵＩの取り込
む順番と一致したアドレスのデータのみをＣＰＵＩに転
送する。
そして、ニブルモードのＤＲＡＭのサイクルが終わりし
だい、ＣＰＵＩに未転送となっているデータを、キャッ
シュメモリ５から読みだしてＣＰＵ１に転送する。これ
により、ＤＲＡＭのニブルモードを有効に使うことがで
きる。
だい、ＣＰＵＩに未転送となっているデータを、キャッ
シュメモリ５から読みだしてＣＰＵ１に転送する。これ
により、ＤＲＡＭのニブルモードを有効に使うことがで
きる。
尚、キャッシュ制御部４は、キャッシュ制御を行うもの
であって、ＣＰＵＩからのリード要求がヒントしたとき
にキャッシュメモリ５から読み出したデータをＣＰＵＩ
に転送し、一方、ミスしたときにＤＲＡＭ３からリード
したデータをＣＰＵ１に転送すると共にキャッシュメモ
リ５に格納したりするものである。
であって、ＣＰＵＩからのリード要求がヒントしたとき
にキャッシュメモリ５から読み出したデータをＣＰＵＩ
に転送し、一方、ミスしたときにＤＲＡＭ３からリード
したデータをＣＰＵ１に転送すると共にキャッシュメモ
リ５に格納したりするものである。
第４図（ロ）は、波形図を示す、これは、既述した第２
図（ハ）、第３図を用いて説明した場合の波形図である
。図中の■ないし■は、第３図■ないし■に対応してい
る。
図（ハ）、第３図を用いて説明した場合の波形図である
。図中の■ないし■は、第３図■ないし■に対応してい
る。
第５図は、本発明の他の実施例構成・動作説明図を示す
。
。
第５図（イ）は、構成図を示す。これは、第１図データ
バッファ２として、ラッチバッファ、例えば７４Ａ３３
７３などを用いた場合のものである。ここで、ラッチバ
ッファ６は、ニブルモードのＤＲＡＭ３からり一ド／ラ
イトするアドレスと、ＣＰＵＩのアドレスとが一致しな
い数だけ設ければよい。
バッファ２として、ラッチバッファ、例えば７４Ａ３３
７３などを用いた場合のものである。ここで、ラッチバ
ッファ６は、ニブルモードのＤＲＡＭ３からり一ド／ラ
イトするアドレスと、ＣＰＵＩのアドレスとが一致しな
い数だけ設ければよい。
第５図（ロ）は、波形図を示す、これは、既述した第２
図（ハ）、第３図を用いて説明した場合の波形図である
０図中の■ないし■は、第３図■ないし■に対応してい
る。
図（ハ）、第３図を用いて説明した場合の波形図である
０図中の■ないし■は、第３図■ないし■に対応してい
る。
以上説明したように、本発明によれば、ＣＰＵ１とニブ
ルモードのＤＲＡＭ３との間にデータバッファ２を設け
てデータ転送の順番の違いを吸収する構成を採用してい
るため、ＤＲＡＭのニブルモードを活かした高速データ
転送を行うことができる。ここで第２図（ハ）、第３図
、第４図（ロ）、第５図（ロ）の例についてデータ転送
に要するクロック数を求めるために、例えばニブルモー
ドにより４回データを転送するのに必要な時間がＣＰＵ
Ｉのサイクルで９クロツク、通常のＤＲＡＭ２のアクセ
スモードによるデータ転送１回が４クロツク、データバ
ッファ２からＣＰＵＩへのデータ転送を１クロンクとす
ると、 本発明の場合、ニブルモード＋テータバッファ→９クロ
ック＋１クロックＸ２＝１）クロックとなる。一方、従
来の場合、通常モード×４回−４クロンクＸ４−１６ク
ロンクとなる。従って、本発明の方が、５クロツクだけ
高速にデータ転送できることとなる。
ルモードのＤＲＡＭ３との間にデータバッファ２を設け
てデータ転送の順番の違いを吸収する構成を採用してい
るため、ＤＲＡＭのニブルモードを活かした高速データ
転送を行うことができる。ここで第２図（ハ）、第３図
、第４図（ロ）、第５図（ロ）の例についてデータ転送
に要するクロック数を求めるために、例えばニブルモー
ドにより４回データを転送するのに必要な時間がＣＰＵ
Ｉのサイクルで９クロツク、通常のＤＲＡＭ２のアクセ
スモードによるデータ転送１回が４クロツク、データバ
ッファ２からＣＰＵＩへのデータ転送を１クロンクとす
ると、 本発明の場合、ニブルモード＋テータバッファ→９クロ
ック＋１クロックＸ２＝１）クロックとなる。一方、従
来の場合、通常モード×４回−４クロンクＸ４−１６ク
ロンクとなる。従って、本発明の方が、５クロツクだけ
高速にデータ転送できることとなる。
第１図は本発明の原理ブロフク図
第２図は本発明のリード時の説明図
第３図は本発明のリード時の動作説明図第４図は本発明
の１実施例構成・動作説明図第５図は本発明の他の実施
例構成・動作説明図第６図は従来技術の説明図 を示す。 図中、１：ＣＰＵ ２：データバッファ ３ ： ＤＲＡＭ ５：キャッシュメモリ ６：ラッチバッファ
の１実施例構成・動作説明図第５図は本発明の他の実施
例構成・動作説明図第６図は従来技術の説明図 を示す。 図中、１：ＣＰＵ ２：データバッファ ３ ： ＤＲＡＭ ５：キャッシュメモリ ６：ラッチバッファ
Claims (2)
- （１）ＣＰＵとＤＲＡＭとの間でデータ転送するメモリ
制御方式において、 ＣＰＵ（１）とニブルモードのＤＲＡＭ（３）との間に
データバッファ（２）を設け、 ＣＰＵ（１）からの複数回の連続したリード要求に対応
して、ニブルモードのＤＲＡＭ（３）から読み出した連
続したデータについてＣＰＵ（１）からのリード要求の
あったアドレスに一致するデータをそのままＣＰＵ（１
）に転送し、一致しないデータを上記データバッファ（
２）に格納しておき、一致するアドレスのときに当該デ
ータバッファ（２）からデータをＣＰＵ（１）に転送す
るように構成したことを特徴とするメモリ制御方式。 - （２）ＣＰＵとＤＲＡＭとの間でデータ転送するメモリ
制御方式において、 ＣＰＵ（１）とニブルモードのＤＲＡＭ（３）との間に
データバッファ（２）を設け、 ＣＰＵ（１）からの複数回の連続したライト要求に対応
して転送されてきたデータについて、ニブルモードのＤ
ＲＡＭ（３）のアドレスと一致するデータをそのままＤ
ＲＡＭ（３）に書き込み、一致しないデータを上記デー
タバッファ（２）に格納しておき、ライト要求終了後に
このデータバッファ（２）に格納したデータをＤＲＡＭ
（３）に書き込むように構成したことを特徴とするメモ
リ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33997190A JPH04205534A (ja) | 1990-11-30 | 1990-11-30 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33997190A JPH04205534A (ja) | 1990-11-30 | 1990-11-30 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04205534A true JPH04205534A (ja) | 1992-07-27 |
Family
ID=18332506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33997190A Pending JPH04205534A (ja) | 1990-11-30 | 1990-11-30 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04205534A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006030650A1 (ja) * | 2004-09-16 | 2006-03-23 | Nec Corporation | 複数の処理ユニットでリソースを共有する情報処理装置 |
-
1990
- 1990-11-30 JP JP33997190A patent/JPH04205534A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006030650A1 (ja) * | 2004-09-16 | 2006-03-23 | Nec Corporation | 複数の処理ユニットでリソースを共有する情報処理装置 |
| JPWO2006030650A1 (ja) * | 2004-09-16 | 2008-05-15 | 日本電気株式会社 | 複数の処理ユニットでリソースを共有する情報処理装置 |
| US7650453B2 (en) | 2004-09-16 | 2010-01-19 | Nec Corporation | Information processing apparatus having multiple processing units sharing multiple resources |
| JP4737438B2 (ja) * | 2004-09-16 | 2011-08-03 | 日本電気株式会社 | 複数の処理ユニットでリソースを共有する情報処理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01146187A (ja) | キヤッシュメモリ内蔵半導体記憶装置 | |
| JP2947664B2 (ja) | 画像専用半導体記憶装置 | |
| JPH03286234A (ja) | メモリ制御装置 | |
| JP3081614B2 (ja) | 部分書込み制御装置 | |
| JPH0282330A (ja) | ムーブアウト・システム | |
| JPH04205534A (ja) | メモリ制御方式 | |
| JPS61224051A (ja) | バッファメモリ制御方法 | |
| JPS6223900B2 (ja) | ||
| JPH01119823A (ja) | 先入れ先出し記憶装置 | |
| JPS5935262A (ja) | 記憶装置 | |
| JPH0469750A (ja) | メモリ制御方式 | |
| JPH06103026A (ja) | メモリシステム | |
| JPS59135684A (ja) | バツフアメモリ間のデ−タバイパス方式 | |
| JPS6391756A (ja) | 記憶装置の部分書き込み命令処理方式 | |
| JPH04195234A (ja) | データ転送方式 | |
| JPS6045872A (ja) | 高速緩衝記憶装置 | |
| JP2581144B2 (ja) | バス制御装置 | |
| JPS63217460A (ja) | バツフア制御回路 | |
| JPH02259945A (ja) | ストア処理方式 | |
| JPS63214849A (ja) | メモリアクセス制御方式 | |
| JPH03134754A (ja) | データ処理装置 | |
| JPH02187989A (ja) | デュアルポートメモリ | |
| JPH01207848A (ja) | 記憶装置 | |
| JPH02188856A (ja) | メモリアクセス回路 | |
| JPS6055454A (ja) | デ−タ転送制御方式 |