JPH04184792A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH04184792A JPH04184792A JP2314610A JP31461090A JPH04184792A JP H04184792 A JPH04184792 A JP H04184792A JP 2314610 A JP2314610 A JP 2314610A JP 31461090 A JP31461090 A JP 31461090A JP H04184792 A JPH04184792 A JP H04184792A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体メモリ装置に関し、
アドレス空間内における各ＩＣメモリの配置に自在性を
持たせ、例えば全てのＩＣメモリのアドレスを同一にし
て一括アクセスを可能にすることを目的とし、 第１アドレスを固定的に保持する第１アドレス保持部と
、第２アドレスを更新可能に保持する第２アドレス保持
部と、前記第１アドレスを外部アドレスと比較し一致の
場合に第１一致信号を発生する第１比較部と、前記第２
アドレスを前記外部アドレスまたは別の外部アドレスと
比較し一致の場合に第２一致信号を発生する第２比較部
と、前記第１一致信号が発生すると前記外部アドレスま
たは別の外部アドレスで前記第２アドレスを更新するア
ドレス更新手段と、前記第２一致信号が発生するとメモ
リ部へのアクセス動作を許容するアクセス許容手段と、
を備えたことを特徴とする。
持たせ、例えば全てのＩＣメモリのアドレスを同一にし
て一括アクセスを可能にすることを目的とし、 第１アドレスを固定的に保持する第１アドレス保持部と
、第２アドレスを更新可能に保持する第２アドレス保持
部と、前記第１アドレスを外部アドレスと比較し一致の
場合に第１一致信号を発生する第１比較部と、前記第２
アドレスを前記外部アドレスまたは別の外部アドレスと
比較し一致の場合に第２一致信号を発生する第２比較部
と、前記第１一致信号が発生すると前記外部アドレスま
たは別の外部アドレスで前記第２アドレスを更新するア
ドレス更新手段と、前記第２一致信号が発生するとメモ
リ部へのアクセス動作を許容するアクセス許容手段と、
を備えたことを特徴とする。
本発明は、半扉体メモリ装置、特にビットマツプ方式に
好適な半導体メモリ装置に関する。
好適な半導体メモリ装置に関する。
近年、パーソナルコンピュータなどの画面表示が一段と
精密化する傾向にあり、いわゆるビットマツプ方式の大
容量画像メモリが用いられる。
精密化する傾向にあり、いわゆるビットマツプ方式の大
容量画像メモリが用いられる。
上記の大容量画像メモリは一般に、いくつかのＩＣメモ
リからなり、例えば、全容量Ｘメガバイトの画像メモリ
は、ＸメガバイトのＩＣメモリがｎ個備えられる（ｎｘ
ｙ＝ｘ）。
リからなり、例えば、全容量Ｘメガバイトの画像メモリ
は、ＸメガバイトのＩＣメモリがｎ個備えられる（ｎｘ
ｙ＝ｘ）。
１つのＩＣメモリは、ｙの倍数（ｉｙ、ｉは１．２．３
、・・・・・・）で指定され、ｉｙは各ＩＣメモリ固有
のアドレス（チップ・アドレス）となる。
、・・・・・・）で指定され、ｉｙは各ＩＣメモリ固有
のアドレス（チップ・アドレス）となる。
かかる画像メモリに対するデータのアクセス動作は、以
下のとおり。
下のとおり。
まず、ホスト装置で発生したアドレス信号の上位側ビッ
トがアドレスデコーダに送られ、このアドレスデコーダ
によって上記ｉｙが解読される。
トがアドレスデコーダに送られ、このアドレスデコーダ
によって上記ｉｙが解読される。
その結果、１つのＩＣメモリが指定され、アドレス信号
の残りのビットによって当該ＩＣメモリ内の記憶セルが
選択される。
の残りのビットによって当該ＩＣメモリ内の記憶セルが
選択される。
書き込み動作の場合には、上記選択セルにホスト装置か
らのデータを書き込み、また、読み出し動作の場合には
、上記選択セルのデータを例えばデイスプレィに転送し
て表示する。
らのデータを書き込み、また、読み出し動作の場合には
、上記選択セルのデータを例えばデイスプレィに転送し
て表示する。
ここで、画面全体の消去は、ｎ個のＩＣメモリの全セル
に、所定のデータ（例えば０）を書き込むことで行われ
る。
に、所定のデータ（例えば０）を書き込むことで行われ
る。
画像メモリの全容量をＸメガバイトとすると、画面全体
を消去する時間は、１つのセルのアクセス時間をＸメガ
バイト倍した時間に相当する。
を消去する時間は、１つのセルのアクセス時間をＸメガ
バイト倍した時間に相当する。
したがって、かかる従来の半導体メモリ装置にあっては
、ビット単位に画像データを操作でき、精密な画像表示
を行うことができる反面、特に全ビットデータを消去す
る時間が長くなる欠点がある。
、ビット単位に画像データを操作でき、精密な画像表示
を行うことができる反面、特に全ビットデータを消去す
る時間が長くなる欠点がある。
これは、ＩＣメモリのアドレス（チップ・アドレス）が
固定となっているからで、ＩＣメモリごとにデータアク
セスを繰り返さなければならないからである。
固定となっているからで、ＩＣメモリごとにデータアク
セスを繰り返さなければならないからである。
本発明は、このような問題点に鑑みてなされたもので、
アドレス空間内における各ＩＣメモリの配置に自在性を
持たせ、例えば全てのＩＣメモリのアドレスを同一にし
て一括アクセスを可能にすることを目的としている。
アドレス空間内における各ＩＣメモリの配置に自在性を
持たせ、例えば全てのＩＣメモリのアドレスを同一にし
て一括アクセスを可能にすることを目的としている。
本発明は、上記目的を達成するためその原理構成図を第
１図に示すように、第１アドレスを固定的に保持する第
１アドレス保持部と、第２アドレスを更新可能に保持す
る第２アドレス保持部と、前記第１アドレスを外部アド
レスと比較し一致の場合に第１一致信号を発生する第１
比較部と、前記第２アドレスを前記外部アドレスまたは
別の外部アドレスと比較し一致の場合に第２一致信号を
発生する第２比較部と、前記第１一致信号が発生すると
前記外部アドレスまたは別の外部アドレスで前記第２ア
ドレスを更新するアドレス更新手段と、前記第２一致信
号が発生するとメモリ部へのアクセス動作を許容するア
クセス許容手段と、を備えたことを特徴とする。
１図に示すように、第１アドレスを固定的に保持する第
１アドレス保持部と、第２アドレスを更新可能に保持す
る第２アドレス保持部と、前記第１アドレスを外部アド
レスと比較し一致の場合に第１一致信号を発生する第１
比較部と、前記第２アドレスを前記外部アドレスまたは
別の外部アドレスと比較し一致の場合に第２一致信号を
発生する第２比較部と、前記第１一致信号が発生すると
前記外部アドレスまたは別の外部アドレスで前記第２ア
ドレスを更新するアドレス更新手段と、前記第２一致信
号が発生するとメモリ部へのアクセス動作を許容するア
クセス許容手段と、を備えたことを特徴とする。
本発明では、外部アドレスと第１アドレスとが一致した
ときに、チップ・アドレスに相当する第２アドレスが、
その外部アドレスまたは別の外部アドレスによって更新
される。
ときに、チップ・アドレスに相当する第２アドレスが、
その外部アドレスまたは別の外部アドレスによって更新
される。
したがって、チップ・アドレスを外部から自在に変更で
きるようになり、アドレス空間内における各ＩＣメモリ
の配置に自在性を持たせることができる。
きるようになり、アドレス空間内における各ＩＣメモリ
の配置に自在性を持たせることができる。
このため、例えば、全てのＩＣメモリのアドレスを同一
にすることができ、全てのＩＣを一括アクセスできる。
にすることができ、全てのＩＣを一括アクセスできる。
以下、本発明を図面に基づいて説明する。
第２．３図は本発明に係る半導体メモリ装置の一実施例
を示す図である。
を示す図である。
第２図において、Ｍは半導体メモリであり、１つのＩＣ
チップに相当する。
チップに相当する。
半導体メモリＭは、第１アドレス記憶部（第１アドレス
保持部）１０、第２アドレス記憶部（第２アドレス保持
部、アドレス更新手段）１１、第１比較部１２を含む制
御部（アクセス許容手段）１３、第２比較部１４および
メモリ部１５を備える。
保持部）１０、第２アドレス記憶部（第２アドレス保持
部、アドレス更新手段）１１、第１比較部１２を含む制
御部（アクセス許容手段）１３、第２比較部１４および
メモリ部１５を備える。
第１アドレス記憶部１０には、データの書き込みが１度
だけのメモリ、すなわちデータの書き換えが不可能で、
且つ不揮発性のメモリが用いられる。
だけのメモリ、すなわちデータの書き換えが不可能で、
且つ不揮発性のメモリが用いられる。
この第１アドレス記憶部１０は、外部から書き込み制御
信号ＳＳＥアが印加されると、そのときのデータバス１
６上のデータＤ＋を取り込み、このＤｌを固定的に保持
する。ここで、Ｄｌは、外部のホスト装置で発生したデ
ータであり、１つの半導体メモリ装置に対して固定的に
与えられるアドレス（第１アドレス＝Ｄ、＝ＡＤ、）で
ある。なお、第１アドレス記憶部１０は、上記例示に限
るものではなく、例えば選択的な端子接続などによって
上記データＤ１を機械的にプログラムするものであって
もよい。
信号ＳＳＥアが印加されると、そのときのデータバス１
６上のデータＤ＋を取り込み、このＤｌを固定的に保持
する。ここで、Ｄｌは、外部のホスト装置で発生したデ
ータであり、１つの半導体メモリ装置に対して固定的に
与えられるアドレス（第１アドレス＝Ｄ、＝ＡＤ、）で
ある。なお、第１アドレス記憶部１０は、上記例示に限
るものではなく、例えば選択的な端子接続などによって
上記データＤ１を機械的にプログラムするものであって
もよい。
第２アドレス保持部１１には、例えばデータの書き込み
を繰り返して行うことのできる書き換え可能なメモリ（
例えばＲＡＭまたはＥＥＰＲＯＭ）が用いられる。この
第２アドレス保持部１１は、所定のランチ信号Ｓ ＬＡ
Ｔが印加されると、そのときのアドレスバス１７上のデ
ータＤ２を取り込み、このＤ２を保持する。ここで、Ｄ
２は、外部のホスト装置で発生したデータであり、１つ
の半導体メモリ装置に対して可変的に与えられるアドレ
ス（第２アドレス＝ Ｄｚ ＝ Ａ Ｄ２ ）である。
を繰り返して行うことのできる書き換え可能なメモリ（
例えばＲＡＭまたはＥＥＰＲＯＭ）が用いられる。この
第２アドレス保持部１１は、所定のランチ信号Ｓ ＬＡ
Ｔが印加されると、そのときのアドレスバス１７上のデ
ータＤ２を取り込み、このＤ２を保持する。ここで、Ｄ
２は、外部のホスト装置で発生したデータであり、１つ
の半導体メモリ装置に対して可変的に与えられるアドレ
ス（第２アドレス＝ Ｄｚ ＝ Ａ Ｄ２ ）である。
なお、上記の第１データ保持部１０とこの第２データ保
持部１１は、前者が最初に取り込んだデータだけを固定
的に保持するのに対して、後者は、ラッチ信号ＳＬＡア
が発生する度にデータを取り込むとともに、その都度、
内容を更新する点が異なる。
持部１１は、前者が最初に取り込んだデータだけを固定
的に保持するのに対して、後者は、ラッチ信号ＳＬＡア
が発生する度にデータを取り込むとともに、その都度、
内容を更新する点が異なる。
第１比較部１２は、外部からのアドレス変更指示信号Ｓ
ｃＭａ印加時に、データバス１６上のデータＤ。
ｃＭａ印加時に、データバス１６上のデータＤ。
とＡＤ＋ とを比較して一致の場合にラッチ信号ＳＬＡ
？を発生するもので、ランチ信号Ｓ ＬＡＴは、本願発
明の要旨に記載の第１一致信号に相当する。
？を発生するもので、ランチ信号Ｓ ＬＡＴは、本願発
明の要旨に記載の第１一致信号に相当する。
制御部１３は、所定のイネーブル信号Ｓ ＥＮＩＬが印
加されると、外部からのリードライト信号Ｓｌｌ／。
加されると、外部からのリードライト信号Ｓｌｌ／。
に応じてメモリ部１５のアクセス動作に必要な各種の制
御信号Ｓ Ｃ）ＩＴを発生するものである。
御信号Ｓ Ｃ）ＩＴを発生するものである。
第２比較部１４は、アドレスバス１７上のデータＤ４１
１（Ｈは上位側の複数ビットを表す）とＡＤｈとを比較
して一致の場合にイネーブル信号Ｓ ＥＮＩＬを発生す
るもので、イネーブル信号Ｓ −ＩＬは、本願発明の要
旨に記載の第２一致信号に相当する。
１（Ｈは上位側の複数ビットを表す）とＡＤｈとを比較
して一致の場合にイネーブル信号Ｓ ＥＮＩＬを発生す
るもので、イネーブル信号Ｓ −ＩＬは、本願発明の要
旨に記載の第２一致信号に相当する。
メモリ部１５は、制御部１３からの信号Ｓ ＣＮＴに従
ってアドレスバス１７上のデータＤれ（Ｌは下位側の複
数ビットを表す）を取り込み、このＤ４Ｌによってアド
レス指定された記憶セル（選択セル）に対してデータバ
ス１６上のデータＤ、を書き込んだり、または、選択セ
ル内のデータＤ、をデータバス１６上に読み出したりす
る。
ってアドレスバス１７上のデータＤれ（Ｌは下位側の複
数ビットを表す）を取り込み、このＤ４Ｌによってアド
レス指定された記憶セル（選択セル）に対してデータバ
ス１６上のデータＤ、を書き込んだり、または、選択セ
ル内のデータＤ、をデータバス１６上に読み出したりす
る。
ここで、図中のデータＤＩ、Ｄ２、Ｄｌ、Ｄ４Ｎ。
Ｄ４いＤｓ、Ｄｉは、Ｄ、とＤ６を除く全てがアドレス
情報を含む。
情報を含む。
Ｄ、は１つの半導体メモリ装置に対して固定的に与えら
れるアドレス、Ｄ２は１つの半導体メモリ装置に対して
可変的に与えられるアドレスである。また、Ｄ、は１つ
の半導体メモリを特定するためのアドレスであり、図示
の半導体メモリを特定する場合のＤ３は、Ｄｉ（ＡＤ＋
）と等値である。
れるアドレス、Ｄ２は１つの半導体メモリ装置に対して
可変的に与えられるアドレスである。また、Ｄ、は１つ
の半導体メモリを特定するためのアドレスであり、図示
の半導体メモリを特定する場合のＤ３は、Ｄｉ（ＡＤ＋
）と等値である。
Ｄ４１１およびＤ４Ｌは、１つのデータを上位側と下位
側に分けたもので、元は１つのアドレス情報である。Ｄ
４Ｍで１つの半導体メモリを特定し、Ｄ４Ｌでその半導
体メモリのセルを特定する。図示の半導体メモリを特定
する場合のＤ４Ｍは、Ｄ、（ＡＤりと等値である。
側に分けたもので、元は１つのアドレス情報である。Ｄ
４Ｍで１つの半導体メモリを特定し、Ｄ４Ｌでその半導
体メモリのセルを特定する。図示の半導体メモリを特定
する場合のＤ４Ｍは、Ｄ、（ＡＤりと等値である。
このような構成において、まず、ホスト機器でデータＤ
、を発生し、このＤｌをデータバス１６に乗せて転送す
るとともに、信号ｓ ｓＥｒを半導体メモリＭに与える
と、データＤ、が第１アドレスＡＤ１として第１アドレ
ス記憶部１０に永久的に保持される。なお、このＡＤＩ
の保持作業は、フィールド段階で行ってもよいし、ある
いは、工場出荷段階で行ってもよい。
、を発生し、このＤｌをデータバス１６に乗せて転送す
るとともに、信号ｓ ｓＥｒを半導体メモリＭに与える
と、データＤ、が第１アドレスＡＤ１として第１アドレ
ス記憶部１０に永久的に保持される。なお、このＡＤＩ
の保持作業は、フィールド段階で行ってもよいし、ある
いは、工場出荷段階で行ってもよい。
次に、ホスト機器でデータＤ２とＤ３を発生し、これら
をアドレスバス１７とデータバス１６にそれぞれ乗せて
転送するとともに、信号Ｓ ＣＮＧを半導体メモリＭに
与える。今、データＤ、が先に転送したデータＤＩ
（ＡＤＩ ）と等値であるとすると、ＡＤＩ ＝Ｄｉと
なって一致が判定され、第１比較部１２から信号Ｓ Ｌ
Ａ／Ｔが出力される。したがって、データＤ２が、ＳＬ
Ａ丁のタイミングで第２アドレス記憶部１１にランチ（
保持）される。
をアドレスバス１７とデータバス１６にそれぞれ乗せて
転送するとともに、信号Ｓ ＣＮＧを半導体メモリＭに
与える。今、データＤ、が先に転送したデータＤＩ
（ＡＤＩ ）と等値であるとすると、ＡＤＩ ＝Ｄｉと
なって一致が判定され、第１比較部１２から信号Ｓ Ｌ
Ａ／Ｔが出力される。したがって、データＤ２が、ＳＬ
Ａ丁のタイミングで第２アドレス記憶部１１にランチ（
保持）される。
以下、保持されたＡ Ｄ ｚがアドレスｙを表すものと
する。
する。
Ａ Ｄ ｔの保持を完了した後、ホスト機器で例えばア
ドレスｙを上位側に含むデータＤ４を発生し、これをア
ドレスバス１７に乗せて転送するとともに、信号Ｓ ｌ
／Ｗを半導体メモリＭに与えると、このデータＤ４は、
アドレスバス１７を共有する他の半導体メモリにも転送
される。
ドレスｙを上位側に含むデータＤ４を発生し、これをア
ドレスバス１７に乗せて転送するとともに、信号Ｓ ｌ
／Ｗを半導体メモリＭに与えると、このデータＤ４は、
アドレスバス１７を共有する他の半導体メモリにも転送
される。
他の半導体メモリのＡＤ、がアドレスｙ以外であれば、
データＤ４の上位側（Ｄ ４Ｍ）と一致するＡＤＺは、
図示の半導体メモリＭだけに保持されている。
データＤ４の上位側（Ｄ ４Ｍ）と一致するＡＤＺは、
図示の半導体メモリＭだけに保持されている。
したがって、多数の半導体メモリの中から、図示の半導
体メモリＭだけが特定され、当該メモリの制御部１３か
ら信号Ｓ ＣＷＴが発生し、メモリ部１５の特定セルが
データＤ＃の下位側（Ｄ４Ｌ）によって選択される。
体メモリＭだけが特定され、当該メモリの制御部１３か
ら信号Ｓ ＣＷＴが発生し、メモリ部１５の特定セルが
データＤ＃の下位側（Ｄ４Ｌ）によって選択される。
ここで、例えば全ての半導体メモリに同一内容のデータ
Ｄ、を書き込む場合を考える。
Ｄ、を書き込む場合を考える。
この場合は、まず、全ての半導体メモリに対して同一内
容のデータＤ！を与え、全ての半導体メモリの第２アド
レスＡ Ｄ ｚを等しくした後、このＤ２の内容と同じ
内容を上位側に含むデータＤ４をアドレスバス１７に乗
せる。
容のデータＤ！を与え、全ての半導体メモリの第２アド
レスＡ Ｄ ｚを等しくした後、このＤ２の内容と同じ
内容を上位側に含むデータＤ４をアドレスバス１７に乗
せる。
こうすると、全ての半導体メモリで同時にＡＤｚと０４
Ｈの一致が取られるので、全ての半導体メモリのアクセ
スが一度に許容され、その結果、それぞれの半導体メモ
リに対するデータＤ、の書き込みを、同時並行的に行う
ことができる。
Ｈの一致が取られるので、全ての半導体メモリのアクセ
スが一度に許容され、その結果、それぞれの半導体メモ
リに対するデータＤ、の書き込みを、同時並行的に行う
ことができる。
したがって、例えば、複数の半導体メモリからなる画像
メモリの全データを消去する場合には、その消去に要す
る時間を、１つの半導体メモリの全データの消去時間に
短縮することができる。
メモリの全データを消去する場合には、その消去に要す
る時間を、１つの半導体メモリの全データの消去時間に
短縮することができる。
第３図は上記半導体メモリをビットマツプ方式に適用し
たその画像メモリの構成例であり、３つの半導体メモリ
Ｒ＝ （ｉは０．１．２、以下同様）で赤（レッド）
色調のブレーンを形成し、３つの半導体メモリＧ、で緑
（グリーン）色調のブレーンを形成し、３つの半導体メ
モリＢ、で青（ブルー）色調のブレーンを形成している
。
たその画像メモリの構成例であり、３つの半導体メモリ
Ｒ＝ （ｉは０．１．２、以下同様）で赤（レッド）
色調のブレーンを形成し、３つの半導体メモリＧ、で緑
（グリーン）色調のブレーンを形成し、３つの半導体メ
モリＢ、で青（ブルー）色調のブレーンを形成している
。
かかるプレーン方式を採用するビットマツプメモリにあ
っては、従来、その書き込む色調ごとにブレーンを選択
する特別の制御回路が必要で、システム構成の複雑化を
招く欠点があったが、本願発明の半導体メモリを用いる
ことによって、特別の制御回路が不要になり、システム
構成を簡素化できる。
っては、従来、その書き込む色調ごとにブレーンを選択
する特別の制御回路が必要で、システム構成の複雑化を
招く欠点があったが、本願発明の半導体メモリを用いる
ことによって、特別の制御回路が不要になり、システム
構成を簡素化できる。
すなわち、本願発明の半導体メモリでは、データＤ３に
よって特定した１つのメモリの第２アドレスＡＤ２を自
在に変更できるので、このＡＤｚをブレーンの割り付は
情報（Ｒｉ 、Ｇｉ 、Ｂｉ ）として使用すれば、上
記特別な制御回路を不要にできる。
よって特定した１つのメモリの第２アドレスＡＤ２を自
在に変更できるので、このＡＤｚをブレーンの割り付は
情報（Ｒｉ 、Ｇｉ 、Ｂｉ ）として使用すれば、上
記特別な制御回路を不要にできる。
例えば、Ｒ，ブレーンだけを書きこみ領域に割り付けた
とすると、画像メモリへのアクセスに伴って、画面上に
はＲ画素が付加されることになり、また、ＲＧＢプレー
ンを同一アドレスで書き込み領域に割り付けた場合には
、ＲＧＢ画素が画面上の同一ドツトに付加されていくこ
とになる。
とすると、画像メモリへのアクセスに伴って、画面上に
はＲ画素が付加されることになり、また、ＲＧＢプレー
ンを同一アドレスで書き込み領域に割り付けた場合には
、ＲＧＢ画素が画面上の同一ドツトに付加されていくこ
とになる。
さらに、Ｒ，、Ｇ、 、Ｂ、の全でのブレーンを同一ア
ドレスに割り付けるとともに、ひとつの半導体メモリ分
の領域をクリアすると、全ての領域を同時にクリアする
ことができる。
ドレスに割り付けるとともに、ひとつの半導体メモリ分
の領域をクリアすると、全ての領域を同時にクリアする
ことができる。
すなわち、広いメモリ領域に対して同一のデータを書き
込む時間を、この領域を幾つかに分割したその１つの領
域分の書き込み時間に短縮することができ、データの多
数コピーや、バックアップデータ生成などに有効な技術
を提供できる。
込む時間を、この領域を幾つかに分割したその１つの領
域分の書き込み時間に短縮することができ、データの多
数コピーや、バックアップデータ生成などに有効な技術
を提供できる。
例えば、仮想アドレス・実アドレスを持つ仮想メモリ方
式のアドレス変換をサポートするシステムに適用すると
、各メモリを仮想アドレス（ＡＤｚ）のまま割り付ける
ことができ、アドレス変換操作を省略することができる
。
式のアドレス変換をサポートするシステムに適用すると
、各メモリを仮想アドレス（ＡＤｚ）のまま割り付ける
ことができ、アドレス変換操作を省略することができる
。
また、メモリの１つを１デ一タブロツク単位とすること
で、情報のコピー操作を行うことなく、アドレスの書き
換えのみで、データブロックの移動が可能になる。この
移動は、実メモリ空間上で行われるため、例えば画面上
のウィンドウ表示を瞬時に入れ替えることができる。
で、情報のコピー操作を行うことなく、アドレスの書き
換えのみで、データブロックの移動が可能になる。この
移動は、実メモリ空間上で行われるため、例えば画面上
のウィンドウ表示を瞬時に入れ替えることができる。
さらに、Ｏ８に対するアプリケーション側からのメモリ
要求時のメモリ領域クリア等、高度なシステムにおいて
は大容量メモリの同一データセットが必要とされること
が多いが、これらの要求に対して高速に応答することが
できる。
要求時のメモリ領域クリア等、高度なシステムにおいて
は大容量メモリの同一データセットが必要とされること
が多いが、これらの要求に対して高速に応答することが
できる。
本発明によれば、アドレス空間内における各ＩＣメモリ
の配置に自在性を持たせることができ、例えば、全ての
ＩＣメモリのアドレスを同一にして一括アクセスを行う
ことができる。
の配置に自在性を持たせることができ、例えば、全ての
ＩＣメモリのアドレスを同一にして一括アクセスを行う
ことができる。
第１図は本発明の原理構成図、
第２．３図は本発明に係る半導体メモリ装置の一実施例
を示す図であり、 第２図はその構成図、 第３図はそのビットマツプ方式の画像メモリの構成図で
ある。 Ｍ・・・・・・半導体メモリ、 １０・・・・・・第１アドレス記憶部 （第１アドレス保持部）、 １１・・・・・・第２アドレス記憶部 （第２アドレス保持部、 アドレス更新手段）、 １２・・・・・−第１比較部、 １３・・・・・・制御部（アクセス許容手段）、１４・
・・・・・第２比較部、 １５・・・・・・メモリ部。 本発明の原理構成図 第１図 一実施例の構成図 一実施例のと７トマツプ方式の 画像メモリ構成図 第３図
を示す図であり、 第２図はその構成図、 第３図はそのビットマツプ方式の画像メモリの構成図で
ある。 Ｍ・・・・・・半導体メモリ、 １０・・・・・・第１アドレス記憶部 （第１アドレス保持部）、 １１・・・・・・第２アドレス記憶部 （第２アドレス保持部、 アドレス更新手段）、 １２・・・・・−第１比較部、 １３・・・・・・制御部（アクセス許容手段）、１４・
・・・・・第２比較部、 １５・・・・・・メモリ部。 本発明の原理構成図 第１図 一実施例の構成図 一実施例のと７トマツプ方式の 画像メモリ構成図 第３図
Claims (1)
- 【特許請求の範囲】 ａ）第１アドレスを固定的に保持する第１アドレス保持
部と、 ｂ）第２アドレスを更新可能に保持する第２アドレス保
持部と、 ｃ）前記第１アドレスを外部アドレスと比較し一致の場
合に第１一致信号を発生する第１比較部と、 ｄ）前記第２アドレスを前記外部アドレスまたは別の外
部アドレスと比較し一致の場合に第２一致信号を発生す
る第２比較部と、 ｅ）前記第１一致信号が発生すると前記外部アドレスま
たは別の外部アドレスで前記第２アドレスを更新するア
ドレス更新手段と、 ｆ）前記第２一致信号が発生するとメモリ部へのアクセ
ス動作を許容するアクセス許容手段と、を備えたことを
特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2314610A JPH04184792A (ja) | 1990-11-20 | 1990-11-20 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2314610A JPH04184792A (ja) | 1990-11-20 | 1990-11-20 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04184792A true JPH04184792A (ja) | 1992-07-01 |
Family
ID=18055371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2314610A Pending JPH04184792A (ja) | 1990-11-20 | 1990-11-20 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04184792A (ja) |
-
1990
- 1990-11-20 JP JP2314610A patent/JPH04184792A/ja active Pending
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