JPH10340221A - フラッシュメモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 専用のソフトウェアを使用せずに、書き込み
を行い、通常のメモリと同様に扱うことができるフラッ
シュメモリ装置を提供する。 【解決手段】 アドレスバス１のアドレスを保持するア
ドレスレジスタ２０と、データバス２のデータを保持す
るデータレジスタ２０と、アドレスバス１のアドレスと
メモリ制御手段１０が出力するアドレスとを選択するフ
ラッシュメモリアドレスセレクタ５０と、フラッシュメ
モリアドレスセレクタ５０が出力するアドレスをアドレ
ス入力とするフラッシュメモリ５１と、フラッシュメモ
リ５１とデータバス２とを接続するフラッシュメモリデ
ータバッファ５２と、フラッシュメモリ５１の書き込み
・消去を行う単位であるブロックと同じ大きさの記憶容
量を持つデータメモリ４４を設け、これらをメモリ制御
手段１０で制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パーソナルコンピ
ュータや携帯情報端末などのメモリ装置に関するもので
ある。

【０００２】

【従来の技術】従来パーソナルコンピュータや携帯情報
端末などの主記憶装置として一つの方法は、ダイナミッ
クＲＡＭや、スタティックＲＡＭを用い、電源が切断さ
れてもメモリ装置へは通電を継続し、データを保持して
いた。もう一つは、フラッシュＲＡＭなどの不揮発性メ
モリを用いる方法があった。

【０００３】

【発明が解決しようとする課題】上記の従来の方法にお
ける第１の方法では、メモリに対して給電を続けなけれ
ばならないため、電池がなくなる前に充電や電池の交換
をしなければならなかった。しかるに、機器を使用しな
いときにも電池の消耗があるため、未使用の期間中に電
池が無くなりそのためデータが破壊される危険性を有し
ていた。また、電池の交換に対してもメモリに電源を供
給しなければならないため、小型の電池を内蔵するなど
の機構が必要であった。

【０００４】第２の方法では、電源を切断した状態での
メモリへの給電が必要ないため、第１の方法による危険
性は無くなったものの、フラッシュメモリの能力によっ
て、いくつかの制限があった。フラッシュメモリは、読
み出し速度は通常のメモリと遜色ないスピードがある
が、書き込みに時間が掛かり特殊なモードでの書き込み
操作を行う必要があった。この制限を回避するため基本
ソフトウェア（ＯＳ）がフラッシュメモリの管理を行う
などの専用のソフトウェアが必要であった。また加え
て、フラッシュメモリに対する書き込み時間が長いた
め、一般のメモリに対して性能が低下する問題点も有し
ていた。

【０００５】本発明はフラッシュメモリをパーソナルコ
ンピュータや携帯情報端末などの主記憶装置として使う
ための、上記問題点を解決するもので、専用のソフトウ
ェアを必要とせずに書き込みを行うことができるフラッ
シュメモリ装置を提供することを目的とする。加えて書
き込み時間による性能低下を少なくことができるフラッ
シュメモリ装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】請求項１記載のフラッシ
ュメモリ装置は、複数個のメモリセルで構成されるブロ
ックを単位として書き込み・消去を行うフラッシュメモ
リ装置であって、全体の制御を行うメモリ制御手段と、
アドレスバスのアドレスを保持するアドレスレジスタ
と、データバスのデータを保持するデータレジスタと、
アドレスバスのアドレスとメモリ制御手段が出力するア
ドレスとを選択するフラッシュメモリアドレスセレクタ
と、フラッシュメモリアドレスセレクタが出力するアド
レスをアドレス入力とするフラッシュメモリと、フラッ
シュメモリとデータバスとを接続するフラッシュメモリ
データバッファと、フラッシュメモリの書き込み・消去
を行う単位であるブロックと同じ大きさの記憶容量を持
つデータメモリとを備え、メモリ制御手段は、データ読
み出し時において、フラッシュメモリアドレスセレクタ
を通してアドレスバスのアドレスをフラッシュメモリへ
供給させ、フラッシュメモリからアドレスバスのアドレ
スのデータを読み出させ、フラッシュメモリから読み出
されたデータをフラッシュメモリデータバッファを通し
てデータバスへ送り出させ、メモリ制御手段は、データ
書き込み時において、アドレスレジスタにアドレスバス
のアドレスを保持させるとともにデータレジスタにデー
タバスのデータを保持させ、アドレスレジスタに保持さ
せたアドレスからフラッシュメモリにおける書き込み・
消去を行うべきブロックのブロック番号を得、このブロ
ック番号のブロックに含まれるアドレスをフラッシュメ
モリアドレスセレクタを通してフラッシュメモリへ供給
することによりブロック番号で示されるブロックの全ア
ドレスのうちアドレスレジスタに保持させたアドレス以
外の各アドレスのデータをフラッシュメモリから読み出
させ、フラッシュメモリから読み出されたデータをデー
タメモリにおけるブロックの全アドレスのうちアドレス
レジスタに保持したアドレス以外の各アドレスに対応し
た位置に書き込ませ、データレジスタに保持させたデー
タをデータメモリにおけるアドレスレジスタに保持させ
たアドレスに対応した位置に書き込ませ、フラッシュメ
モリにおけるブロック番号のブロックのデータを消去さ
せ、フラッシュメモリにおけるブロック番号のブロック
に対してデータメモリのデータを書き込ませるようにし
たことを特徴とする。

【０００７】この構成によると、メモリ制御手段により
フラッシュメモリへの書き込みを制御するようにしたの
で、専用のソフトウェアを必要とせずに、フラッシュメ
モリに対する複雑なメモリ書き込み操作を簡単に行うこ
とができ、通常のメモリと同じように扱うことが可能で
ある。請求項２記載のフラッシュメモリ装置は、複数個
のメモリセルで構成されるブロックを単位として書き込
み・消去を行うフラッシュメモリ装置であって、全体の
制御を行うメモリ制御手段と、アドレスバスの第１部分
アドレスおよび第２部分アドレスからなるアドレスのう
ちの書き込み・消去を行うべきブロックのブロック番号
に対応した第１部分アドレスを保持するアドレスレジス
タと、アドレスレジスタが保持した第１部分アドレスと
アドレスバスのアドレスのうちの第１部分アドレスとを
比較する比較器と、アドレスバスのアドレスとメモリ制
御手段が出力するアドレスとを選択するフラッシュメモ
リアドレスセレクタと、フラッシュメモリアドレスセレ
クタが出力するアドレスをアドレス入力とするフラッシ
ュメモリと、フラッシュメモリとデータバスとを接続す
るフラッシュメモリデータバッファと、アドレスバスの
アドレスのうちの第２部分アドレスとメモリ制御手段が
出力する制御のためのアドレスとを選択するデータメモ
リアドレスセレクタと、フラッシュメモリの書き込み・
消去を行う単位であるブロックと同じ大きさの記憶容量
を持ち、データメモリアドレスセレクタが出力するアド
レスをアドレス入力としデータが書き込まれているアド
レスに対応してデータフラグがセットされるデータメモ
リと、データメモリとデータバスとを接続するデータメ
モリデータバッファとを備え、メモリ制御手段は、デー
タ読み出し時においてアドレスバスのアドレスとアドレ
スレジスタに保持されたアドレスとを比較器で比較さ
せ、比較器から不一致出力が発生したときには、フラッ
シュメモリアドレスセレクタを通してアドレスバスのア
ドレスをフラッシュメモリへ供給させ、フラッシュメモ
リからアドレスバスのアドレスのデータを読み出させ、
フラッシュメモリから読み出されたデータをフラッシュ
メモリデータバッファを通してデータバスへ送り出さ
せ、比較器から一致出力が発生したときには、データメ
モリアドレスセレクタを通してアドレスバスのアドレス
のうちの第２部分アドレスをデータメモリへ供給し、ア
ドレスバスのアドレスのうちの第２部分アドレスに対応
したデータフラグがデータメモリにセットされていると
きにはデータメモリからアドレスバスのアドレスのうち
の第２部分アドレスのデータを読み出させ、データメモ
リから読み出されたデータをデータメモリデータバッフ
ァを通してデータバスへ送り出させ、アドレスバスのア
ドレスのうちの第２部分アドレスに対応したデータフラ
グがデータメモリにセットされていないときにはフラッ
シュメモリアドレスセレクタを通してアドレスバスのア
ドレスをフラッシュメモリへ供給させ、フラッシュメモ
リからアドレスバスのアドレスのデータを読み出させ、
フラッシュメモリから読み出されたデータをフラッシュ
メモリデータバッファを通してデータバスへ送り出さ
せ、メモリ制御手段は、データ書き込み時において、電
源投入後一度もデータの書き込みを行っていないときに
は、アドレスバスのアドレスのうちの第１部分アドレス
をアドレスレジスタに書き込ませ、アドレスバスのアド
レスのうちの第２部分アドレスをデータメモリアドレス
セレクタを通してデータメモリへ与えることによりデー
タバスのデータをデータメモリデータバッファを通して
データメモリのアドレスバスのアドレスのうちの第２部
分アドレスに対応した位置に記憶させるとともに、アド
レスバスのアドレスのうちの第２部分アドレスに対応し
たデータフラグをセットさせ、メモリ制御手段は、デー
タ書き込み時において、電源投入後少なくとも一度デー
タの書き込みを行っていたときには、アドレスレジスタ
が保持した第１部分アドレスとアドレスバスの第１部分
アドレスとを比較器で比較させ、比較器から一致出力が
発生したときは、アドレスバスのアドレスのうちの第２
部分アドレスをデータメモリアドレスセレクタを通して
データメモリへ与えることによりデータバスのデータを
データメモリデータバッファを通してデータメモリのア
ドレスバスのアドレスのうちの第２部分アドレスに対応
した位置に記憶させるとともに、アドレスバスのアドレ
スのうちの第２部分アドレスに対応したデータフラグを
セットさせ、比較器から不一致出力が発生したときは、
アドレスレジスタが保持した第１部分アドレスに対応し
たブロックに含まれる各アドレスを順次共通にデータメ
モリアドレスセレクタおよびフラッシュメモリアドレス
セレクタをそれぞれ通してデータメモリおよびフラッシ
ュメモリへ共通に与えることにより、フラッシュメモリ
におけるアドレスバスのアドレスのうちの第１部分アド
レスに対応したブロックに含まれる各アドレスのうちデ
ータメモリでデータフラグがセットされていないアドレ
スについてのみデータをデータメモリに複写させ、フラ
ッシュメモリにおけるアドレスバスのアドレスのうちの
第１部分アドレスに対応したブロックのデータを消去
し、フラッシュメモリにおけるアドレスバスのアドレス
のうちの第１部分アドレスに対応したブロックにデータ
メモリのデータを書き込ませ、データメモリのデータフ
ラグのセットを取り消し、アドレスバスのアドレスのう
ちの第１部分アドレスをアドレスレジスタに書き込ま
せ、アドレスバスのアドレスのうちの第２部分アドレス
をデータメモリアドレスセレクタを通してデータメモリ
へ与えることによりデータバスのデータをデータメモリ
データバッファを通してデータメモリのアドレスバスの
アドレスのうちの第２部分アドレスに対応した位置に記
憶させるとともに、データメモリのアドレスバスのアド
レスのうちの第２部分アドレスに対応したデータフラグ
をセットさせるようにしたことを特徴とする。

【０００８】この構成によると、メモリ制御手段により
フラッシュメモリへの書き込みを制御するようにしたの
で、専用のソフトウェアを必要とせずに、フラッシュメ
モリに対する複雑なメモリ書き込み操作を簡単に行うこ
とができ、通常のメモリと同じように扱うことが可能で
ある。しかも、同一ブロックに対する連続した書き込み
に対して一度の書き込みで完了し書き込み時間が短縮で
きる。

【０００９】請求項３記載のフラッシュメモリ装置は、
複数個のメモリセルで構成されるブロックを単位として
書き込み・消去を行うフラッシュメモリ装置であって、
全体の制御を行うメモリ制御手段と、アドレスバスの第
１部分アドレス，第２部分アドレスおよび第３部分アド
レスからなるアドレスのうちの書き込み・消去を行うべ
きブロックのブロック番号に対応した第２部分アドレス
とメモリ制御手段が出力するアドレスとを選択するアド
レスタグメモリアドレスセレクタと、アドレスタグメモ
リアドレスセレクタから出力されるアドレスをアドレス
入力としデータが書き込まれているアドレスに対応して
アドレスタグフラグがセットされるアドレスタグメモリ
と、アドレスタグメモリとアドレスバスとを接続してア
ドレスバスの第１部分アドレスをアドレスタグメモリへ
データ入力として供給するアドレスタグメモリデータバ
ッファと、アドレスバスのアドレスのうちの第２部分ア
ドレスをアドレス入力としてアドレスタグメモリから読
み出されるアドレスとアドレスバスのアドレスのうちの
第１部分アドレスとを比較する比較器と、アドレスバス
のアドレスとメモリ制御手段が出力するアドレスとを選
択するフラッシュメモリアドレスセレクタと、フラッシ
ュメモリアドレスセレクタから出力されるアドレスをア
ドレス入力とするフラッシュメモリと、フラッシュメモ
リとデータバスとを接続するフラッシュメモリデータバ
ッファと、アドレスバスのアドレスのうちの第２部分ア
ドレスおよび第３部分アドレスとメモリ制御手段が出力
する制御のためのアドレスとを選択するデータメモリア
ドレスセレクタと、フラッシュメモリの書き込み・消去
の単位であるブロックの第２部分アドレスのアドレス空
間の大きさに相当する個数分と同じ容量を持ち、データ
メモリアドレスセレクタが出力するアドレスをアドレス
入力としデータが書き込まれているアドレスに対応して
データフラグがセットされるデータメモリと、データメ
モリとデータバスとを接続するデータメモリデータバッ
ファとを備え、メモリ制御手段は、データ読み出し時に
おいてアドレスバスのアドレスのうちの第１部分アドレ
スとアドレスバスのアドレスのうちの第２部分アドレス
をアドレスタグメモリアドレスセレクタを通しアドレス
入力としてアドレスタグメモリから読み出させたデータ
とを比較器で比較させ、比較器から不一致出力が発生し
たときには、フラッシュメモリアドレスセレクタを通し
てアドレスバスのアドレスをフラッシュメモリへ供給さ
せ、フラッシュメモリからアドレスバスのアドレスのデ
ータを読み出させ、フラッシュメモリから読み出された
データをフラッシュメモリデータバッファを通してデー
タバスへ送り出させ、比較器から一致出力が発生したと
きには、データメモリアドレスセレクタを通してアドレ
スバスのアドレスのうちの第２部分アドレスおよび第３
部分アドレスをデータメモリへ供給し、アドレスバスの
アドレスのうちの第２部分アドレスおよび第３部分アド
レスに対応したデータフラグがデータメモリにセットさ
れているときにはデータメモリからアドレスバスのアド
レスのうちの第２部分アドレスおよび第３部分アドレス
のデータを読み出させ、データメモリから読み出された
データをデータメモリデータバッファを通してデータバ
スへ送り出させ、アドレスバスのアドレスのうちの第２
部分アドレスおよび第３部分アドレスに対応したデータ
フラグがデータメモリにセットされていないときにはフ
ラッシュメモリアドレスセレクタを通してアドレスバス
のアドレスをフラッシュメモリへ供給させ、フラッシュ
メモリからアドレスバスのアドレスのデータを読み出さ
せ、フラッシュメモリから読み出されたデータをフラッ
シュメモリデータバッファを通してデータバスへ送り出
させ、メモリ制御手段は、データ書き込み時において、
アドレスタグメモリの全てのアドレスへの書き込みを完
了する前には、アドレスバスのアドレスのうちの第２部
分アドレスをアドレスタグメモリアドレスセレクタを通
しアドレス入力とするとともにアドレスバスのアドレス
のうちの第１部分アドレスをデータ入力としてアドレス
タグメモリに書き込みを行わせるとともに、アドレスタ
グメモリにおけるデータ書き込みを行ったアドレスに対
応するアドレスタグフラグをセットさせ、アドレスバス
のアドレスのうちの第２部分アドレスおよび第３部分ア
ドレスをデータメモリアドレスセレクタを通してデータ
メモリへ与えることによりデータバスのデータをデータ
メモリデータバッファを通してデータメモリのアドレス
バスのアドレスのうちの第２部分アドレスおよび第３部
分アドレスに対応した位置に記憶させるとともに、デー
タメモリにおけるアドレスバスのアドレスのうちの第２
部分アドレスおよび第３部分アドレスに対応したデータ
フラグをセットさせ、メモリ制御手段は、データ書き込
み時において、アドレスタグメモリの全てのアドレスへ
の書き込みが完了してアドレスタグメモリの全てのアド
レス対応したアドレスタグフラグがすべてセットされた
後には、アドレスバスのアドレスのうちの第１部分アド
レスとアドレスバスのアドレスのうちの第２部分アドレ
スをアドレス入力としてアドレスタグメモリから読み出
させたデータとを比較器で比較させ、比較器から一致出
力が発生したときには、アドレスバスのアドレスのうち
の第２部分アドレスおよび第３部分アドレスをデータメ
モリアドレスセレクタを通してデータメモリへ与えるこ
とによりデータバスのデータをデータメモリデータバッ
ファを通してデータメモリのアドレスバスのアドレスの
うちの第２部分アドレスおよび第３部分アドレスに対応
した位置に記憶させるとともに、データメモリのアドレ
スバスのアドレスのうちの第２部分アドレスおよび第３
部分アドレスに対応したデータフラグをセットさせ、比
較器から不一致出力が発生したときには、アドレスタグ
メモリの全てのアドレスとそれらのアドレスに記憶させ
たデータとによってそれぞれ決まる複数組の第１部分ア
ドレスおよび第２部分アドレスに対応した個数のブロッ
クに含まれる各アドレスを順次共通にデータメモリアド
レスセレクタおよびフラッシュメモリアドレスセレクタ
をそれぞれ通してデータメモリおよびフラッシュメモリ
へ共通に与えることにより、フラッシュメモリにおける
アドレスバスのアドレスのうちの複数組の第１部分アド
レスおよび第２部分アドレスに対応した個数のブロック
に含まれる各アドレスのうちデータメモリでデータフラ
グがセットされていないアドレスについてのみデータを
データメモリに複写させ、アドレスタグメモリの全ての
アドレスとそれらのアドレスに記憶させたデータとによ
ってそれぞれ決まる複数組の第１部分アドレスおよび第
２部分アドレスに対応したブロックのデータを消去し、
フラッシュメモリにおけるアドレスバスのアドレスのう
ちの複数組の第１部分アドレスおよび第２部分アドレス
に対応したブロックにデータメモリのデータを書き込ま
せ、データメモリのデータフラグのセットを取り消し、
アドレスタグメモリの全てのアドレスへの書き込みを完
了するまで、アドレスバスのアドレスのうちの第２部分
アドレスをアドレスタグメモリアドレスセレクタを通し
アドレス入力とするとともにアドレスバスのアドレスの
うちの第１部分アドレスをデータ入力としてアドレスタ
グメモリに書き込みを行わせるとともに、アドレスタグ
メモリにおけるデータ書き込みを行ったアドレスに対応
するアドレスタグフラグをセットさせ、アドレスバスの
アドレスのうちの第２部分アドレスおよび第３部分アド
レスをデータメモリアドレスセレクタを通してデータメ
モリへ与えることによりデータバスのデータをデータメ
モリデータバッファを通してデータメモリのアドレスバ
スのアドレスのうちの第２部分アドレスおよび第３部分
アドレスに対応した位置に記憶させるとともに、データ
メモリにおけるアドレスバスのアドレスのうちの第２部
分アドレスおよび第３部分アドレスに対応したデータフ
ラグをセットさせるようにしたことを特徴とする。

【００１０】この構成によると、メモリ制御手段により
フラッシュメモリへの書き込みを制御するようにしたの
で、専用のソフトウェアを必要とせずに、フラッシュメ
モリに対する複雑なメモリ書き込み操作を簡単に行うこ
とができ、通常のメモリと同じように扱うことが可能で
ある。しかも、複数個のブロックに対する連続した書き
込みに対して一度の書き込みで完了し書き込み時間をい
っそう短縮できる。

【００１１】

【発明の実施の形態】以下、本発明のフラッシュメモリ
装置の実施の形態について、図を用いて詳細に説明す
る。 （第１の実施の形態；請求項１に対応）図１は本発明の
第１の実施の形態におけるフラッシュメモリ装置の構成
を示すブロック図である。図１において、１はアドレス
バス、２はデータバス、３は制御信号入力、４は制御信
号出力、１０はメモリ制御手段、２０はアドレスレジス
タ、４０はデータレジスタ、４４はデータメモリ、５０
はフラッシュメモリアドレスセレクタ、５１はフラッシ
ュメモリ、５２はフラッシュメモリデータバッファであ
る。

【００１２】このフラッシュメモリ装置は、複数個のメ
モリセルで構成されるブロックを単位として書き込み・
消去を行うものである。この中で、メモリ制御手段１０
は全体の制御を行う、アドレスレジスタ２０はアドレス
バス１のアドレスを保持する。データレジスタ４０はデ
ータバス２のデータを保持する。フラッシュメモリアド
レスセレクタ５０はアドレスバス１のアドレスとメモリ
制御手段１０が出力するアドレスとを選択する。フラッ
シュメモリ５１はフラッシュメモリアドレスセレクタ５
０が出力するアドレスをアドレス入力とする。フラッシ
ュメモリデータバッファ５２はフラッシュメモリ５１と
データバス２とを接続する。データメモリ４４はフラッ
シュメモリ５１の書き込み・消去を行う単位であるブロ
ックと同じ大きさの記憶容量を持つ。

【００１３】ここで、メモリ制御手段１０は、データ読
み出し時において、フラッシュメモリアドレスセレクタ
５０を通してアドレスバス１のアドレスをフラッシュメ
モリ５１へ供給させ、フラッシュメモリ５１からアドレ
スバス１のアドレスのデータを読み出させ、フラッシュ
メモリ５１から読み出されたデータをフラッシュメモリ
データバッファ５２を通してデータバス２へ送り出させ
る。また、メモリ制御手段１０は、データ書き込み時に
おいて、アドレスレジスタ２０にアドレスバス１のアド
レスを保持させるとともにデータレジスタ４０にデータ
バス２のデータを保持させ、アドレスレジスタ２０に保
持させたアドレスからフラッシュメモリ５１における書
き込み・消去を行うべきブロックのブロック番号を得、
このブロック番号のブロックに含まれるアドレスをフラ
ッシュメモリアドレスセレクタ５０を通してフラッシュ
メモリ５１へ供給することによりブロック番号で示され
るブロックの全アドレスのうちアドレスレジスタ２０に
保持させたアドレス以外の各アドレスのデータをフラッ
シュメモリ５１から読み出させ、フラッシュメモリ５１
から読み出されたデータをデータメモリ４４におけるブ
ロックの全アドレスのうちアドレスレジスタ２０に保持
したアドレス以外の各アドレスに対応した位置に書き込
ませ、データレジスタ４０に保持させたデータをデータ
メモリ４４におけるアドレスレジスタ２０に保持させた
アドレスに対応した位置に書き込ませ、フラッシュメモ
リ５１におけるブロック番号のブロックのデータを消去
させ、フラッシュメモリ５１におけるブロック番号のブ
ロックに対してデータメモリ４４のデータを書き込ませ
るようにしている。

【００１４】以下、図１を参照しながら、この実施の形
態の動作を読み出し、書き込み、書き込み途中の読み出
しもしくは書き込みに分けて説明する。本図面におい
て、破線は制御のための信号を示している。まず、読み
出しについて説明する。読み出し時はアドレスバス１の
アドレス信号はフラッシュメモリアドレスセレクタ５０
を通りフラッシュメモリ５１に加えられる。フラッシュ
メモリ５１は加えられたアドレスのデータを出力し、フ
ラッシュメモリデータバッファ５２を通してデータバス
２にデータを出力する。メモリ制御手段１０はフラッシ
ュメモリアドレスセレクタ５０の選択方向、フラッシュ
メモリデータバッファ５２を制御する。この場合は単純
なメモリ読み出しになる。

【００１５】続いて、書き込みについて説明する。書き
込みは４つの段階に分解できる。第１はアドレスレジス
タ２０およびデータレジスタ４０に要求された書き込み
アドレスおよびデータを保持する段階である。メモリ制
御手段１０は、アドレスレジスタ２０とデータレジスタ
４０を制御し、それぞれアドレスバス１とデータバス２
の内容を保持させる。メモリ装置としての外部に対する
動作はこれで完了することが可能である。したがって、
マイクロコンピュータなどのメモリ装置を利用する側か
ら、単純なメモリとして見える。

【００１６】第２の段階は、フラッシュメモリ５１にお
ける書き換えるブロックのデータをデータメモリ４４に
移す段階である。メモリ制御手段１０はフラッシュメモ
リアドレスセレクタ５０を制御し、メモリ制御手段１０
が出力する信号を通すようにする。メモリ制御手段１０
は、アドレスレジスタ２０が保持するアドレスから書き
換えるブロックの番号を得る。メモリ制御手段１０は、
フラッシュメモリアドレスセレクタを通して逐次アドレ
スをフラッシュメモリ５１に与えることにより、得たブ
ロック番号のフラッシュメモリ５１のデータを順次読み
出し、データメモリ４４に格納する。アドレスレジスタ
２０のアドレスに相当するデータメモリ４４にはデータ
レジスタ４０の内容を格納する。これで、フラッシュメ
モリ５１にあった以前のデータと新たに書き換えるデー
タがデータメモリ４４に保持された。

【００１７】第３の段階は、フラッシュメモリ５１の書
き換えるべきブロックの消去を行う段階である。これは
メモリ制御手段１０がフラッシュメモリ５１に対してコ
マンドを書き込むことで行える。フラッシュメモリアド
レスセレクタ５０の制御は第２の段階と同じである。第
４の段階は、新しいデータをフラッシュメモリ５１に対
して書き込む段階である。これも第３段階と同じよう
に、メモリ制御手段１０がフラッシュメモリ５１に対し
てコマンドを書き込むことで行える。このようにして、
書き換えるデータが含まれるブロックを新しい内容に置
き換えることができる。

【００１８】ここで、一般的なフラッシュメモリの制御
方法について説明を加えておく。フラッシュメモリは、
内容の消去や書き換えができる。内容の消去や書き換え
を行うには、フラッシュメモリの特定アドレスに特定の
データを書くことでメモリチップが消去モードや書き込
みモードに入る。特定のアドレスに特定のデータを書く
ことを、コマンドを書き込むと表現している。消去モー
ドや書き込みモードに入ると、フラッシュメモリはＲＯ
Ｍとしては見えず、入出力装置のように見え、メモリ制
御手段と情報交換を行いながら、指定された処理を実行
する。

【００１９】つぎに、書き込み途中の読み出しもしくは
書き込みについて説明する。書き込み途中は外部からの
メモリアクセスに対して応答できないので、制御信号出
力４でメモリアクセスに対する応答を待たせる。書き込
みが完了し次第読み出し、または書き込み動作を開始
し、メモリアクセスの応答を完了させる。電源切断を行
う前にアドレスレジスタ２０とデータレジスタ４０に残
っているデータをフラッシュメモリ５１に対して書き込
まなければならない。書き込みの手順は上で説明したも
のと同一である。

【００２０】以上のように、この実施の形態によれば、
アドレスレジスタ２０、データレジスタ４０、フラッシ
ュメモリアドレスセレクタ５１およびデータメモリ４４
を設け、メモリ制御手段１０によりフラッシュメモリ５
１への書き込みを制御するようにしたので、専用のソフ
トウェアを必要とせずに、フラッシュメモリ５１に対す
る複雑なメモリ書き込み操作を簡単に行うことができ、
通常のメモリと同じように扱うことが可能である。した
がって、フラッシュメモリ５１を意識することなくアク
セスが可能で、その結果一般のメモリを対象に作成され
たソフトウェアをそのまま稼動させることができる。

【００２１】（第２の実施の形態；請求項２に対応）図
２は本発明の第２の実施の形態におけるフラッシュメモ
リ装置の構成を示すブロック図である。図２において、
１はアドレスバス、２はデータバス、３は制御信号入
力、４は制御信号出力、１１はメモリ制御手段、２０は
アドレスレジスタ、３０は比較器、４１はデータメモリ
アドレスセレクタ、４２はデータメモリ、４３はデータ
メモリデータバッファ、５０はフラッシュメモリアドレ
スセレクタ、５１はフラッシュメモリ、５２はフラッシ
ュメモリデータバッファである。

【００２２】図４は、データメモリ４２のデータビット
構成を示す概略図である。図４において、６０はデータ
部、６１はデータフラグ部である。まず最初に、データ
メモリ４２について説明を加える。データメモリ４２は
フラッシュメモリ５１の１つのブロックと同じアドレス
空間を持っている。データメモリ４２の構成を、図４を
参照しながら説明する。データメモリ４２はデータ部６
０とデータフラグ部６１から構成されている。データ部
６０はフラッシュメモリ５１の更新すべきデータを格納
し、アドレスバス１およびデータバス２によって、また
はメモリ制御手段１１によって読み出し書き込みが可能
である。データフラグ部６１はデータがセットされてい
ることを示し、メモリ制御手段１１によってのみ読み出
し書き込みが可能である。また、アドレスバス１および
データバス２から書き込みを行うと、対応するアドレス
のデータフラグ部６１がセットされる。なお、電源投入
後データフラグ部６１は全てセットされていない状態と
する。

【００２３】つぎに、フラッシュメモリ装置について説
明する。このフラッシュメモリ装置は、複数個のメモリ
セルで構成されるブロックを単位として書き込み・消去
を行うものである。この中で、メモリ制御手段１１は全
体の制御を行う。アドレスレジスタ２０はアドレスバス
１の第１部分アドレス（上位アドレス）および第２部分
アドレス（下位アドレス）からなるアドレスのうちの書
き込み・消去を行うべきブロックのブロック番号に対応
した第１部分アドレスを保持する。比較器３０はアドレ
スレジスタ２０が保持した第１部分アドレスとアドレス
バス１のアドレスのうちの第１部分アドレスとを比較す
る。フラッシュメモリアドレスセレクタ５０はアドレス
バス１のアドレスとメモリ制御手段１１が出力するアド
レスとを選択する。フラッシュメモリ５１はフラッシュ
メモリアドレスセレクタ５０が出力するアドレスをアド
レス入力とする。フラッシュメモリデータバッファ５２
はフラッシュメモリ５１とデータバス２とを接続する。
データメモリアドレスセレクタ４１はアドレスバス１の
アドレスのうちの第２部分アドレスとメモリ制御手段１
１が出力する制御のためのアドレスとを選択する。デー
タメモリ４２はフラッシュメモリ５１の書き込み・消去
を行う単位であるブロックと同じ大きさの記憶容量を持
ち、データメモリアドレスセレクタ４１が出力するアド
レスをアドレス入力としデータが書き込まれているアド
レスに対応してデータフラグがセットされる。データメ
モリデータバッファ４３はデータメモリ４２とデータバ
ス２とを接続する。

【００２４】ここで、メモリ制御手段１２は、データ読
み出し時においてアドレスバス１のアドレスとアドレス
レジスタ２０に保持されたアドレスとを比較器３０で比
較させる。比較器３０から不一致出力が発生したときに
は、フラッシュメモリアドレスセレクタ５０を通してア
ドレスバス１のアドレスをフラッシュメモリ５１へ供給
させ、フラッシュメモリ５１からアドレスバス１のアド
レスのデータを読み出させ、フラッシュメモリ５１から
読み出されたデータをフラッシュメモリデータバッファ
５２を通してデータバス２へ送り出させる。

【００２５】また、比較器３０から一致出力が発生した
ときには、データメモリアドレスセレクタ４１を通して
アドレスバス１のアドレスのうちの第２部分アドレスを
データメモリ４２へ供給し、アドレスバス１のアドレス
のうちの第２部分アドレスに対応したデータフラグがデ
ータメモリ４２にセットされているときにはデータメモ
リ４２からアドレスバス１のアドレスのうちの第２部分
アドレスのデータを読み出させ、データメモリ４２から
読み出されたデータをデータメモリデータバッファ４３
を通してデータバス２へ送り出させ、アドレスバス１の
アドレスのうちの第２部分アドレスに対応したデータフ
ラグがデータメモリ４２にセットされていないときには
フラッシュメモリアドレスセレクタ５０を通してアドレ
スバス１のアドレスをフラッシュメモリ５１へ供給さ
せ、フラッシュメモリ５１からアドレスバス１のアドレ
スのデータを読み出させ、フラッシュメモリ５１から読
み出されたデータをフラッシュメモリデータバッファ５
２を通してデータバス２へ送り出させる。

【００２６】また、メモリ制御手段１１は、データ書き
込み時において、電源投入後一度もデータの書き込みを
行っていないときには、アドレスバス１のアドレスのう
ちの第１部分アドレスをアドレスレジスタ２０に書き込
ませ、アドレスバス１のアドレスのうちの第２部分アド
レスをデータメモリアドレスセレクタ４１を通してデー
タメモリ４２へ与えることによりデータバス１のデータ
をデータメモリデータバッファ４３を通してデータメモ
リ４２のアドレスバス１のアドレスのうちの第２部分ア
ドレスに対応した位置に記憶させるとともに、アドレス
バス１のアドレスのうちの第２部分アドレスに対応した
データフラグをセットさせる。

【００２７】また、メモリ制御手段１１は、データ書き
込み時において、電源投入後少なくとも一度データの書
き込みを行っていたときには、アドレスレジスタ２０が
保持した第１部分アドレスとアドレスバス１の第１部分
アドレスとを比較器３０で比較させる。この場合におい
て、比較器３０から一致出力が発生したときは、アドレ
スバス１のアドレスのうちの第２部分アドレスをデータ
メモリアドレスセレクタ４１を通してデータメモリ４２
へ与えることによりデータバス２のデータをデータメモ
リデータバッファ４３を通してデータメモリ４２のアド
レスバス１のアドレスのうちの第２部分アドレスに対応
した位置に記憶させるとともに、アドレスバス１のアド
レスのうちの第２部分アドレスに対応したデータフラグ
をセットさせる。

【００２８】また、比較器３０から不一致出力が発生し
たときは、アドレスレジスタ２０が保持した第１部分ア
ドレスに対応したブロックに含まれる各アドレスを順次
共通にデータメモリアドレスセレクタ４１およびフラッ
シュメモリアドレスセレクタ５０をそれぞれ通してデー
タメモリ４２およびフラッシュメモリ５１へ共通に与え
ることにより、フラッシュメモリ５１におけるアドレス
バスのアドレスのうちの第１部分アドレスに対応したブ
ロックに含まれる各アドレスのうちデータメモリ４２で
データフラグがセットされていないアドレスについての
みデータをデータメモリ４２に複写させ、フラッシュメ
モリ５１におけるアドレスバス１のアドレスのうちの第
１部分アドレスに対応したブロックのデータを消去し、
フラッシュメモリ５１におけるアドレスバス１のアドレ
スのうちの第１部分アドレスに対応したブロックにデー
タメモリ４２のデータを書き込ませ、データメモリ４２
のデータフラグのセットを取り消し、アドレスバス１の
アドレスのうちの第１部分アドレスをアドレスレジスタ
２０に書き込ませ、アドレスバス１のアドレスのうちの
第２部分アドレスをデータメモリアドレスセレクタ４１
を通してデータメモリ４２へ与えることによりデータバ
ス２のデータをデータメモリデータバッファ４３を通し
てデータメモリ４２のアドレスバス１のアドレスのうち
の第２部分アドレスに対応した位置に記憶させるととも
に、データメモリ４２のアドレスバス１のアドレスのう
ちの第２部分アドレスに対応したデータフラグをセット
させるようにしている。

【００２９】以下、フラッシュメモリ装置の動作につい
て詳しく説明する。電源投入後まだ一度もフラッシュメ
モリ装置にデータを書いていない場合においては、まず
書き込みのあったアドレスのブロック番号、つまり、ア
ドレスバス１のアドレスのうちの第１部分アドレスがア
ドレスレジスタ２０に書き込まれる。それと同時に、デ
ータメモリ４２のデータ部６０には、アドレスバス１の
アドレスのうちの第２部分アドレスに対応するアドレス
にデータが書き込まれ、データフラグ部６１がセットさ
れる。この時点ではフラッシュメモリ５１に対して書き
込み動作は行わない。

【００３０】図２を参照しながらこの実施の形態の動作
を読み出しと書き込みに分けて説明する。最初に、読み
出しについて説明する。読み出しは２つの状態がある。
アドレスレジスタ２０には、過去に書き込みがあったブ
ロック番号が保持してある。２つの状態は、過去に書き
込みを行ったブロックからの読み出しか、過去に書き込
みを行っていないブロックからの読み出しかによって決
定される。

【００３１】過去に書き込みを行ったことがないブロッ
クからの読み出しの場合には、比較器３０からアドレス
の不一致を示す不一致信号が出力される。この場合、読
み出し時はアドレスバス１のアドレスはフラッシュメモ
リアドレスセレクタ５０を通りフラッシュメモリ５１に
加えられる。フラッシュメモリ５１は加えられたアドレ
スのデータを出力し、フラッシュメモリデータバッファ
５２を通してデータバス２にデータを出力する。メモリ
制御手段１１はフラッシュメモリアドレスセレクタ５０
の選択方向、フラッシュメモリデータバッファ５２を制
御する。この場合は単純なメモリ読み出しになる。

【００３２】書き込みを行ったブロックから読み出す場
合には、比較器３０から一致したことを示す一致信号が
出力される。この場合、データメモリ４２へアドレスバ
ス１のアドレスがデータメモリアドレスセレクタ４１を
通して加えられる。データメモリ４２のデータフラグ部
６１（図４）から書き込みがあったことを示す信号が得
られると、データメモリ４２のデータ部６０の出力がデ
ータメモリデータバッファ４３を通してデータバス２に
出力される。すなわち、過去にデータメモリ４２に書い
たデータはデータメモリ４２から読み出すことになる。
データメモリ４２のデータフラグ部６１（図４）から書
き込みがなかったことを示す信号が得られると、アドレ
スバス１のアドレスはフラッシュメモリアドレスセレク
タ５０を通りフラッシュメモリ５１に加えられる。フラ
ッシュメモリ５１は加えられたアドレスのデータを出力
し、フラッシュメモリデータバッファ５２を通してデー
タバス２にデータを出力する。この場合はフラッシュメ
モリ５１からデータを読み出したことになる。

【００３３】つぎに、データの書き込みについて説明す
る。書き込みは大きく３つの動作に分解できる。１つ目
は電源投入後まだ一度もフラッシュメモリ装置にデータ
を書いていない場合である。２つ目は最近書き込んだブ
ロックと同じブロックに対する書き込みを行う場合で、
３つ目は最近書き込んだブロックと違ったブロックに対
する書き込みを行う場合である。

【００３４】最近書き込んだブロックと同じブロックに
対する書き込みを行う場合、アドレスバス１から与えら
れるアドレスとアドレスレジスタ２０の内容とが比較器
３０で比較されたときに、比較器３０からは一致したこ
とを示す一致信号が出力され、これがメモリ制御手段１
１に与えられ、制御方法が決定される。その他は、先に
説明した、電源投入後まだ一度もフラッシュメモリ装置
にデータを書いていない場合と同じである。

【００３５】最近書き込んだブロックと違ったブロック
に対する書き込みを行う場合は、アドレスバス１から与
えられるアドレスとアドレスレジスタ２０の内容が比較
器３０で比較されたときに、比較器３０からは一致しな
いことを示す不一致信号が出力され、これがメモリ制御
手段１１に与えられ、制御方法が決定される。この場合
は、フラッシュメモリ５１に対して書き込みを行う。書
き込み動作は５つの段階に分解される。

【００３６】第１番目は、フラッシュメモリ５１の内容
をデータメモリ４２にコピーする。メモリ制御手段１１
は、フラッシュメモリ５１とデータメモリ４２に対して
アドレスを順次変更しながら以下の操作を行う。まずデ
ータメモリ４２を読み出し、データフラグ部６１がセッ
トされていれば、書き込みが起こっていることを示すの
で、次のアドレスへ進める。データフラグ部６１がセッ
トされていなければ、フラッシュメモリ５１を読み出
し、データメモリ４２のデータ部６０に読み出したデー
タを書き込む。以上でデータメモリ４２にはフラッシュ
メモリ５１を更新すべきデータが準備できたことにな
る。

【００３７】第２の段階は、フラッシュメモリ５１の消
去、第３の段階はフラッシュメモリ５１に対する書き込
みで、これは第１の実施の形態で説明した第３段階と第
４段階と同じである。第４の段階はデータメモリ４２の
データフラグ部６１の消去である。メモリ制御手段１１
はデータメモリ４２のデータフラグ部６１に対してデー
タがセットされていない状態を書き込む。

【００３８】第５の段階はアドレスレジスタ２０、デー
タメモリ４２に対して書き込み情報を保持する。書き込
みのあったアドレスのブロック番号がアドレスレジスタ
２０に書き込まれる。それと同時に、データメモリ４２
には対応するアドレスにデータがデータ部６０に書き込
まれ、データフラグ部６１がセットされる。なお、第１
の実施の形態とは異なり、フラッシュメモリ５１に対す
る書き込みを行っている間、制御信号出力４によってア
クセスを待たせているので、フラッシュメモリ５１に書
き込みを行っている間に読み出しや書き込みの要求が来
ることはない。

【００３９】以上のように、この実施の形態によれば、
アドレスレジスタ２０、比較器３０、データメモリアド
レスセレクタ４１、データメモリ４２、データメモリデ
ータバッファ４３およびフラッシュメモリアドレスセレ
クタ５１を設け、メモリ制御手段１１によりフラッシュ
メモリ５１への書き込みを制御するようにしたので、専
用のソフトウェアを必要とせずに、フラッシュメモリ５
１に対する複雑なメモリ書き込み操作を簡単に行うこと
ができ、通常のメモリと同じように扱うことが可能であ
る。したがって、フラッシュメモリ５１を意識すること
なくアクセスが可能で、その結果一般のメモリを対象に
作成されたソフトウェアをそのまま稼動させることがで
きる。加えて、同一のブロックに対する連続した書き込
みでは、フラッシュメモリ５１に対する書き込みが起こ
らず、別なブロックに対する書き込みで初めて書き込み
が起こるので、同一ブロックに対する連続した書き込み
に対して一度の書き込みで完了し、したがって書き込み
回数を少なくでき、書き込みによるアクセス制限時間が
減少し、フラッシュメモリ５１を使用することによる性
能低下が比較的少なくできる。

【００４０】なお、アドレスレジスタとデータレジスタ
とを１組追加すれば、第１の実施の形態と同様にフラッ
シュメモリ５１への書き込みが起こるバスからの書き込
みに対しても、バスを待たせないようにできる。また、
データメモリアドレスセレクタ４１とデータメモリ４２
とデータメモリデータバッファ４３は、図６に示すよう
な２系統のアドレス端子ＡＤ１，ＡＤ２とこのアドレス
端子ＡＤ１，ＡＤ２にそれぞれ対応した２系統のデータ
端子ＤＴ１，ＤＴ２を有するデュアルポートメモリ４５
で置き換えることができる。具体的には、データメモリ
アドレスセレクタ４１の２つの入力端子とデュアルポー
トメモリ４５の２つのアドレス端子ＡＤ１，ＡＤ２とが
対応し、データメモリ４２の出力端子とデュアルポート
メモリ４５の一方のデータ端子ＤＴ１とが対応し、デー
タメモリデータバッファ４３の出力端子とデュアルポー
トメモリ４５の他方のデータ端子ＤＴ２とが対応する。

【００４１】（第３の実施の形態）図３は本発明の第３
の実施の形態におけるフラッシュメモリ装置の構成を示
すブロック図である。図３において、１はアドレスバ
ス、２はデータバス、３は制御信号入力、４は制御信号
出力、１２はメモリ制御手段、２１はアドレスタグメモ
リアドレスセレクタ、２２はアドレスタグメモリ、２３
はアドレスタグメモリデータバッファ、３０は比較器、
４１はデータメモリアドレスセレクタ、４２はデータメ
モリ、４３はデータメモリデータバッファ、５０はフラ
ッシュメモリアドレスセレクタ、５１はフラッシュメモ
リ、５２はフラッシュメモリデータバッファである。

【００４２】図５（ａ）はフラッシュメモリ装置のアド
レスのビット構成を示し、図５（ｂ）はアドレスタグメ
モリ２２のビット構成を示す。図５（ａ）のフラッシュ
メモリ装置のアドレスのビット構成において、図の左側
は上位桁側を示している。全体は３つの部分（第１部分
アドレス（例えば上位アドレス）、第２部分アドレス
（例えば中位アドレス）、第３部分アドレス（例えば下
位アドレス））に分割でき、下位の桁（第３部分アドレ
ス）はフラッシュメモリ５１のブロックアドレス空間に
相当する部分である。例えば、ブロックの大きさが２５
６アドレスであれば、８ビットがこれに該当する。次の
部分（第２部分アドレス）はアドレスタグメモリ２２の
アドレスに加えられる部分である。この部分と先ほどの
ブロックアドレスに相当する部分がデータメモリ４２の
アドレスに加えられる。アドレスの残る部分（第１部分
アドレス）はアドレスタグメモリ２２のデータに加えら
れる。

【００４３】図５（ｂ）のアドレスタグメモリ２２のデ
ータのビット構成において、６２は図５（ａ）の最上位
部（第１部分アドレス）がデータ（データメモリ４２に
格納してあるデータのブロック番号の一部）に加えられ
たもので、アドレスタグ部と呼び、フラッシュメモリ５
１に対して書き込みを行った時点である条件に従って書
き込まれる。この部分はメモリ制御手段１２が読み出し
および書き込みを行うことができ、アドレスバス１およ
びデータバス２からの読み出し、書き込みはできない。
６３はアドレスタグフラグ部で、フラッシュメモリ５１
に対して書き込みを行った時点である条件に従って書き
込まれ、アドレスタグ部６２が有効であることを示して
おり、アドレスタグ部６２に対して書き込みが起こった
ならばセットされる。この部分はメモリ制御手段１２が
読み出し、書き込みを行うことができ、アドレスバス１
およびデータバス２からの読み出し、書き込みはできな
い。

【００４４】つぎに、フラッシュメモリ装置について説
明する。このフラッシュメモリ装置は、複数個のメモリ
セルで構成されるブロックを単位として書き込み・消去
を行うものである。この中で、メモリ制御手段１２は全
体の制御を行う。アドレスタグメモリアドレスセレクタ
２１はアドレスバス１の第１部分アドレス，第２部分ア
ドレスおよび第３部分アドレスからなるアドレスのうち
の書き込み・消去を行うべきブロックのブロック番号に
対応した第２部分アドレスとメモリ制御手段１２が出力
するアドレスとを選択する。アドレスタグメモリ２２は
アドレスタグメモリアドレスセレクタ２１から出力され
るアドレスをアドレス入力としデータが書き込まれてい
るアドレスに対応してアドレスタグフラグがセットされ
る。アドレスタグメモリデータバッファ２３はアドレス
タグメモリ２２とアドレスバス１とを接続してアドレス
バス１の第１部分アドレスをアドレスタグメモリ２２へ
データ入力として供給する。比較器３０はアドレスバス
１のアドレスのうちの第２部分アドレスをアドレス入力
としてアドレスタグメモリ２２から読み出されるアドレ
スとアドレスバス１のアドレスのうちの第１部分アドレ
スとを比較する。フラッシュメモリアドレスセレクタ５
０はアドレスバス１のアドレスとメモリ制御手段１２が
出力するアドレスとを選択する。フラッシュメモリ５１
はフラッシュメモリアドレスセレクタ５０から出力され
るアドレスをアドレス入力とする。フラッシュメモリデ
ータバッファ５２はフラッシュメモリ５１とデータバス
２とを接続する。データメモリアドレスセレクタ４１は
アドレスバス１のアドレスのうちの第２部分アドレスお
よび第３部分アドレスとメモリ制御手段１２が出力する
制御のためのアドレスとを選択する。データメモリ４２
はフラッシュメモリ５１の書き込み・消去の単位である
ブロックの第２部分アドレスのアドレス空間の大きさに
相当する個数分と同じ容量を持ち、データメモリアドレ
スセレクタ４１が出力するアドレスをアドレス入力とし
データが書き込まれているアドレスに対応してデータフ
ラグがセットされる。データメモリデータバッファ４３
はデータメモリ４２とデータバス２とを接続する。

【００４５】上記のメモリ制御手段１２は、データ読み
出し時においてアドレスバス１のアドレスのうちの第１
部分アドレスとアドレスバス１のアドレスのうちの第２
部分アドレスをアドレスタグメモリアドレスセレクタ２
１を通しアドレス入力としてアドレスタグメモリ２２か
ら読み出させたデータとを比較器３０で比較させる。こ
の場合において、比較器３０から不一致出力が発生した
ときには、フラッシュメモリアドレスセレクタ５０を通
してアドレスバス１のアドレスをフラッシュメモリ５１
へ供給させ、フラッシュメモリ５１からアドレスバス１
のアドレスのデータを読み出させ、フラッシュメモリ５
１から読み出されたデータをフラッシュメモリデータバ
ッファ５２を通してデータバス２へ送り出させる。

【００４６】また、比較器３０から一致出力が発生した
ときには、データメモリアドレスセレクタ４１を通して
アドレスバス１のアドレスのうちの第２部分アドレスお
よび第３部分アドレスをデータメモリ４２へ供給し、ア
ドレスバス１のアドレスのうちの第２部分アドレスおよ
び第３部分アドレスに対応したデータフラグがデータメ
モリ４２にセットされているときにはデータメモリ４２
からアドレスバス１のアドレスのうちの第２部分アドレ
スおよび第３部分アドレスのデータを読み出させ、デー
タメモリ４２から読み出されたデータをデータメモリデ
ータバッファ４３を通してデータバス２へ送り出させ
る。一方、アドレスバス１のアドレスのうちの第２部分
アドレスおよび第３部分アドレスに対応したデータフラ
グがデータメモリ４２にセットされていないときにはフ
ラッシュメモリアドレスセレクタ５０を通してアドレス
バス１のアドレスをフラッシュメモリ５１へ供給させ、
フラッシュメモリ５１からアドレスバス１のアドレスの
データを読み出させ、フラッシュメモリ５１から読み出
されたデータをフラッシュメモリデータバッファ５２を
通してデータバス２へ送り出させる。

【００４７】また、メモリ制御手段１２は、データ書き
込み時において、アドレスタグメモリ２２の全てのアド
レスへの書き込みを完了する前には、アドレスバス１の
アドレスのうちの第２部分アドレスをアドレスタグメモ
リアドレスセレクタ２１を通しアドレス入力とするとと
もにアドレスバス１のアドレスのうちの第１部分アドレ
スをデータ入力としてアドレスタグメモリ２２に書き込
みを行わせるとともに、アドレスタグメモリ２２におけ
るデータ書き込みを行ったアドレスに対応するアドレス
タグフラグをセットさせ、アドレスバス１のアドレスの
うちの第２部分アドレスおよび第３部分アドレスをデー
タメモリアドレスセレクタ４１を通してデータメモリ４
２へ与えることにより、データバス２のデータをデータ
メモリデータバッファ４３を通してデータメモリ４２の
アドレスバス１のアドレスのうちの第２部分アドレスお
よび第３部分アドレスに対応した位置に記憶させるとと
もに、データメモリ４２におけるアドレスバス１のアド
レスのうちの第２部分アドレスおよび第３部分アドレス
に対応したデータフラグをセットさせる。

【００４８】さらに、メモリ制御手段１２は、データ書
き込み時において、アドレスタグメモリ２２の全てのア
ドレスへの書き込みが完了してアドレスタグメモリ２２
の全てのアドレス対応したアドレスタグフラグがすべて
セットされた後には、アドレスバス１のアドレスのうち
の第１部分アドレスとアドレスバス１のアドレスのうち
の第２部分アドレスをアドレス入力としてアドレスタグ
メモリ２２から読み出させたデータとを比較器３０で比
較させる。

【００４９】この場合において、比較器３０から一致出
力が発生したときには、アドレスバス１のアドレスのう
ちの第２部分アドレスおよび第３部分アドレスをデータ
メモリアドレスセレクタ４１を通してデータメモリ４２
へ与えることにより、データバス２のデータをデータメ
モリデータバッファ４３を通してデータメモリ４２のア
ドレスバス１のアドレスのうちの第２部分アドレスおよ
び第３部分アドレスに対応した位置に記憶させるととも
に、データメモリ４２のアドレスバス１のアドレスのう
ちの第２部分アドレスおよび第３部分アドレスに対応し
たデータフラグをセットさせる。

【００５０】また、比較器３０から不一致出力が発生し
たときには、アドレスタグメモリ２２の全てのアドレス
とそれらのアドレスに記憶させたデータとによってそれ
ぞれ決まる複数組の第１部分アドレスおよび第２部分ア
ドレスに対応した個数のブロックに含まれる各アドレス
を順次共通にデータメモリアドレスセレクタ４１および
フラッシュメモリアドレスセレクタ５０をそれぞれ通し
てデータメモリ４２およびフラッシュメモリ５１へ共通
に与えることにより、フラッシュメモリ５１におけるア
ドレスバス１のアドレスのうちの複数組の第１部分アド
レスおよび第２部分アドレスに対応した個数のブロック
に含まれる各アドレスのうちデータメモリ４２でデータ
フラグがセットされていないアドレスについてのみデー
タをデータメモリ４２に複写させる。つづいて、アドレ
スタグメモリ２２の全てのアドレスとそれらのアドレス
に記憶させたデータとによってそれぞれ決まる複数組の
第１部分アドレスおよび第２部分アドレスに対応したブ
ロックのデータを消去する。つづいて、フラッシュメモ
リ５１におけるアドレスバス１のアドレスのうちの複数
組の第１部分アドレスおよび第２部分アドレスに対応し
たブロックにデータメモリ４２のデータを書き込ませ
る。つづいて、データメモリ４２のデータフラグのセッ
トを取り消す。つづいてアドレスタグメモリ２２の全て
のアドレスへの書き込みを完了するまで、アドレスバス
１のアドレスのうちの第２部分アドレスをアドレスタグ
メモリアドレスセレクタ２１を通しアドレス入力とする
とともにアドレスバス１のアドレスのうちの第１部分ア
ドレスをデータ入力としてアドレスタグメモリ２２に書
き込みを行わせるとともに、アドレスタグメモリ２２に
おけるデータ書き込みを行ったアドレスに対応するアド
レスタグフラグをセットさせる。また、アドレスバス１
のアドレスのうちの第２部分アドレスおよび第３部分ア
ドレスをデータメモリアドレスセレクタ４１を通してデ
ータメモリ４２へ与えることにより、データバス２のデ
ータをデータメモリデータバッファ４３を通してデータ
メモリ４２のアドレスバス１のアドレスのうちの第２部
分アドレスおよび第３部分アドレスに対応した位置に記
憶させるとともに、データメモリ４２におけるアドレス
バス１のアドレスのうちの第２部分アドレスおよび第３
部分アドレスに対応したデータフラグをセットさせる。

【００５１】この実施の形態における基本的な動作は、
第２の実施の形態に近いので、その差がある部分のみを
さらに詳しく説明する。大きな差はアドレスレジスタ２
０に代えて、アドレスタグメモリアドレスセレクタ２１
とアドレスタグメモリ２２とアドレスタグメモリデータ
バッファ２３を用いる点と、その容量に対応してデータ
メモリ４２の容量を増やした点である。これにより複数
のブロックに対して、書き込んだデータを保持でき、第
２の実施の形態に比べ、フラッシュメモリ５１への書き
込みをより減らすことができる。

【００５２】読み出しでは、アドレスタグメモリ２２に
は過去に書き込みを行ったブロックが記録してある。過
去に書き込みが起こっていないブロックに対する読み出
しのときには、比較器３０が不一致信号を発し、これを
受けメモリ制御手段１２はアドレスバス１、フラッシュ
メモリアドレスセレクタ５０、フラッシュメモリ５１、
フラッシュメモリデータバッファ５２、データバス２の
経路を作る。これはフラッシュメモリ５１からの直接の
読み出しになる。

【００５３】過去に書き込みが起こったブロックに対す
る読み出しのときには、比較器３０が一致信号を発し、
これを受けメモリ制御手段１２はアドレスバス１、デー
タメモリアドレスセレクタ４１、データメモリ４２の経
路と、アドレスバス１、フラッシュメモリアドレスセレ
クタ５０、フラッシュメモリ５１の経路の合わせて２つ
の経路がまず作られる。ここで、データメモリ４２のデ
ータフラグ部６１から過去に書き込みがあったことを示
す信号が得られれば、データメモリデータバッファ４
３、データバス２の経路を作り、過去の書き込みを行っ
た内容を出力する。一方、データメモリ４２のデータフ
ラグ部６１から過去に書き込みがなかったことを示す信
号が得られれば、フラッシュメモリデータバッファ５
２、データバス２の経路を作り、フラッシュメモリ５１
の内容を出力する。

【００５４】書き込みで、比較器３０から一致したこと
を示す信号が得られたならば、過去に書き込みを行った
ブロックであるので、データメモリアドレスセレクタ４
１、データメモリ４２の経路で書き込んだ内容をデータ
メモリ４２に格納する。比較器３０から不一致を示す信
号が得られたならば、フラッシュメモリ５１に対する書
き込みを行う。この部分は第２の実施の形態と同じであ
る。フラッシュメモリ５１に対する書き込みが完了した
なら、アドレスタグメモリ２２、データメモリ４２の更
新を行う。

【００５５】以上のようにこの実施の形態によれば、ア
ドレスタグメモリアドレスセレクタ２１、アドレスタグ
メモリ２２、アドレスタグメモリデータバッファ２３、
比較器３０、データメモリアドレスセレクタ４１、デー
タメモリ４２、データメモリデータバッファ４３および
フラッシュメモリアドレスセレクタ５１を設け、メモリ
制御手段１２によりフラッシュメモリ５１への書き込み
を制御するようにしたので、専用のソフトウェアを必要
とせずに、フラッシュメモリ５１に対する複雑なメモリ
書き込み操作を簡単に行うことができ、通常のメモリと
同じように扱うことが可能である。したがって、フラッ
シュメモリ５１を意識することなくアクセスが可能で、
その結果一般のメモリを対象に作成されたソフトウェア
をそのまま稼動させることができる。加えて、複数のブ
ロックに対する連続した書き込みでは、フラッシュメモ
リ５１に対する書き込みが起こらず、上記複数のブロッ
ク以外の別のブロックに対する書き込みで初めて複数の
ブロックの書き込みが起こるので、複数個のブロックに
対する連続した書き込みに対して一度の書き込みで完了
し書き込み時間をいっそう短縮できる。したがって、書
き込み回数をいっそう少なくでき、書き込みによるアク
セス制限時間がいっそう減少し、フラッシュメモリ５１
を使用することによる性能低下をより一層少なくでき
る。

【００５６】なお、アドレスタグメモリアドレスセレク
タ２１とアドレスタグメモリ２２とアドレスタグメモリ
データバッファ２３に代えて、図７に示すような２系統
のアドレス端子ＡＤ１，ＡＤ２とこのアドレス端子ＡＤ
１，ＡＤ２に対応した２系統のデータ端子ＤＴ１，ＤＴ
２を有するデュアルポートＲＡＭ２４を利用することも
できる。具体的には、アドレスタグメモリアドレスセレ
クタ２１の２つの入力端子とデュアルポートＲＡＭ２４
の２つのアドレス端子ＡＤ１，ＡＤ２とが対応し、アド
レスタグメモリ２２の出力端子とデュアルポートＲＡＭ
２４の一方のデータ端子ＤＴ１と対応している。なお、
デュアルポートＲＡＭ２４の他方のデータ端子ＤＴ２
はデュアルポートＲＡＭ２４のアドレス端子ＡＤ２に接
続されている。

【００５７】また、図５（ａ）にはアドレス空間のビッ
ト構成の配置順序を並べ替えることが可能で、また、ビ
ットを連続して分割する必要も無い。第２の実施の形態
で触れたように、アドレスレジスタ、データレジスタを
アドレスメモリアドレスセレクタ、データメモリアドレ
スセレクタの前に置くことによって、書き込み動作の初
期にバスを開放することも可能である。

【００５８】

【発明の効果】請求項１記載のフラッシュメモリ装置に
よれば、メモリ制御手段によりフラッシュメモリへの書
き込みを制御するようにしたので、専用のソフトウェア
を必要とせずに、フラッシュメモリに対する複雑なメモ
リ書き込み操作を簡単に行うことができ、通常のメモリ
と同じように扱うことが可能である。したがって、一般
のメモリを使用したこれまでのパソコンや携帯情報端末
のソフトがそのまま利用でき、加えてフラッシュメモリ
を使用することによる性能低下を少なくでき、なおかつ
電池が無くなることによる危険性が無いメモリ装置が実
現でき、実用上非常に有利である。

【００５９】請求項２記載のフラッシュメモリ装置によ
れば、メモリ制御手段によりフラッシュメモリへの書き
込みを制御するようにしたので、専用のソフトウェアを
必要とせずに、フラッシュメモリに対する複雑なメモリ
書き込み操作を簡単に行うことができ、通常のメモリと
同じように扱うことが可能である。しかも、同一ブロッ
クに対する連続した書き込みに対して一度の書き込みで
完了し書き込み時間が短縮できる。したがって、一般の
メモリを使用したこれまでのパソコンや携帯情報端末の
ソフトがそのまま利用でき、加えてフラッシュメモリを
使用することによる性能低下を少なくでき、なおかつ電
池が無くなることによる危険性が無いメモリ装置が実現
でき、実用上非常に有利である。請求項３記載のフラッ
シュメモリ装置によれば、メモリ制御手段によりフラッ
シュメモリへの書き込みを制御するようにしたので、専
用のソフトウェアを必要とせずに、フラッシュメモリに
対する複雑なメモリ書き込み操作を簡単に行うことがで
き、通常のメモリと同じように扱うことが可能である。
しかも、複数個のブロックに対する連続した書き込みに
対して一度の書き込みで完了し書き込み時間をいっそう
短縮できる。したがって、一般のメモリを使用したこれ
までのパソコンや携帯情報端末のソフトがそのまま利用
でき、加えてフラッシュメモリを使用することによる性
能低下を少なくでき、なおかつ電池が無くなることによ
る危険性が無いメモリ装置が実現でき、実用上非常に有
利である。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるフラッシュ
メモリ装置の構成を示すブロック図である。

【図２】本発明の第２の実施の形態におけるフラッシュ
メモリ装置の構成を示すブロック図である。

【図３】本発明の第３の実施の形態におけるフラッシュ
メモリ装置の構成を示すブロック図である。

【図４】データメモリのデータのビット構成を示す概略
図である。

【図５】アドレスタグメモリのデータのビット構成を示
す概略略図である。

【図６】データメモリアドレスセレクタ、データメモリ
およびデータメモリデータバッファからデュアルポート
メモリへの置き換えを説明するための概略図である。

【図７】アドレスタグメモリアドレスセレクタ、アドレ
スタグメモリおよびアドレスタグメモリデータバッファ
からデュアルポートメモリへの置き換えを説明するため
の概略図である。

【符号の説明】

１ アドレスバス ２ データバス ３ 制御信号入力 ４ 制御信号出力 １０ メモリ制御手段 １１ メモリ制御手段 １２ メモリ制御手段 ２０ アドレスレジスタ ２１ アドレスタグメモリアドレスセレクタ ２２ アドレスタグメモリ ２３ アドレスタグメモリデータバッファ ３０ 比較器 ４０ データレジスタ ４１ データメモリアドレスセレクタ ４２ データメモリ ４３ データメモリデータバッファ ４４ データメモリ ５０ フラッシュメモリアドレスセレクタ ５１ フラッシュメモリ ５２ フラッシュメモリデータバッファ ６０ データ部 ６１ データフラグ部 ６２ アドレスタグ部 ６３ アドレスタグフラグ部

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数個のメモリセルで構成されるブロッ
   クを単位として書き込み・消去を行うフラッシュメモリ
   装置であって、 全体の制御を行うメモリ制御手段と、アドレスバスのア
   ドレスを保持するアドレスレジスタと、データバスのデ
   ータを保持するデータレジスタと、前記アドレスバスの
   アドレスと前記メモリ制御手段が出力するアドレスとを
   選択するフラッシュメモリアドレスセレクタと、前記フ
   ラッシュメモリアドレスセレクタが出力するアドレスを
   アドレス入力とするフラッシュメモリと、前記フラッシ
   ュメモリと前記データバスとを接続するフラッシュメモ
   リデータバッファと、前記フラッシュメモリの書き込み
   ・消去を行う単位であるブロックと同じ大きさの記憶容
   量を持つデータメモリとを備え、 前記メモリ制御手段は、データ読み出し時において、前
   記フラッシュメモリアドレスセレクタを通して前記アド
   レスバスのアドレスを前記フラッシュメモリへ供給さ
   せ、前記フラッシュメモリから前記アドレスバスのアド
   レスのデータを読み出させ、前記フラッシュメモリから
   読み出されたデータを前記フラッシュメモリデータバッ
   ファを通して前記データバスへ送り出させ、 前記メモリ制御手段は、データ書き込み時において、前
   記アドレスレジスタに前記アドレスバスのアドレスを保
   持させるとともに前記データレジスタに前記データバス
   のデータを保持させ、前記アドレスレジスタに保持させ
   たアドレスから前記フラッシュメモリにおける書き込み
   ・消去を行うべきブロックのブロック番号を得、このブ
   ロック番号のブロックに含まれるアドレスを前記フラッ
   シュメモリアドレスセレクタを通して前記フラッシュメ
   モリへ供給することにより前記ブロック番号で示される
   ブロックの全アドレスのうち前記アドレスレジスタに保
   持させたアドレス以外の各アドレスのデータを前記フラ
   ッシュメモリから読み出させ、前記フラッシュメモリか
   ら読み出されたデータを前記データメモリにおける前記
   ブロックの全アドレスのうち前記アドレスレジスタに保
   持したアドレス以外の各アドレスに対応した位置に書き
   込ませ、前記データレジスタに保持させたデータを前記
   データメモリにおける前記アドレスレジスタに保持させ
   たアドレスに対応した位置に書き込ませ、前記フラッシ
   ュメモリにおける前記ブロック番号のブロックのデータ
   を消去させ、前記フラッシュメモリにおける前記ブロッ
   ク番号のブロックに対して前記データメモリのデータを
   書き込ませるようにしたことを特徴とするフラッシュメ
   モリ装置。
2. 【請求項２】 複数個のメモリセルで構成されるブロッ
   クを単位として書き込み・消去を行うフラッシュメモリ
   装置であって、 全体の制御を行うメモリ制御手段と、アドレスバスの第
   １部分アドレスおよび第２部分アドレスからなるアドレ
   スのうちの書き込み・消去を行うべきブロックのブロッ
   ク番号に対応した第１部分アドレスを保持するアドレス
   レジスタと、前記アドレスレジスタが保持した第１部分
   アドレスと前記アドレスバスのアドレスのうちの第１部
   分アドレスとを比較する比較器と、前記アドレスバスの
   アドレスと前記メモリ制御手段が出力するアドレスとを
   選択するフラッシュメモリアドレスセレクタと、前記フ
   ラッシュメモリアドレスセレクタが出力するアドレスを
   アドレス入力とするフラッシュメモリと、前記フラッシ
   ュメモリと前記データバスとを接続するフラッシュメモ
   リデータバッファと、前記アドレスバスのアドレスのう
   ちの第２部分アドレスと前記メモリ制御手段が出力する
   制御のためのアドレスとを選択するデータメモリアドレ
   スセレクタと、前記フラッシュメモリの書き込み・消去
   を行う単位であるブロックと同じ大きさの記憶容量を持
   ち、前記データメモリアドレスセレクタが出力するアド
   レスをアドレス入力としデータが書き込まれているアド
   レスに対応してデータフラグがセットされるデータメモ
   リと、前記データメモリと前記データバスとを接続する
   データメモリデータバッファとを備え、 前記メモリ制御手段は、データ読み出し時において前記
   アドレスバスのアドレスと前記アドレスレジスタに保持
   されたアドレスとを前記比較器で比較させ、 前記比較器から不一致出力が発生したときには、前記フ
   ラッシュメモリアドレスセレクタを通して前記アドレス
   バスのアドレスを前記フラッシュメモリへ供給させ、前
   記フラッシュメモリから前記アドレスバスのアドレスの
   データを読み出させ、前記フラッシュメモリから読み出
   されたデータを前記フラッシュメモリデータバッファを
   通して前記データバスへ送り出させ、 前記比較器から一致出力が発生したときには、前記デー
   タメモリアドレスセレクタを通して前記アドレスバスの
   アドレスのうちの第２部分アドレスを前記データメモリ
   へ供給し、前記アドレスバスのアドレスのうちの第２部
   分アドレスに対応したデータフラグが前記データメモリ
   にセットされているときには前記データメモリから前記
   アドレスバスのアドレスのうちの第２部分アドレスのデ
   ータを読み出させ、前記データメモリから読み出された
   データを前記データメモリデータバッファを通して前記
   データバスへ送り出させ、前記アドレスバスのアドレス
   のうちの第２部分アドレスに対応したデータフラグが前
   記データメモリにセットされていないときには前記フラ
   ッシュメモリアドレスセレクタを通して前記アドレスバ
   スのアドレスを前記フラッシュメモリへ供給させ、前記
   フラッシュメモリから前記アドレスバスのアドレスのデ
   ータを読み出させ、前記フラッシュメモリから読み出さ
   れたデータを前記フラッシュメモリデータバッファを通
   して前記データバスへ送り出させ、 前記メモリ制御手段は、データ書き込み時において、電
   源投入後一度もデータの書き込みを行っていないときに
   は、前記アドレスバスのアドレスのうちの第１部分アド
   レスを前記アドレスレジスタに書き込ませ、前記アドレ
   スバスのアドレスのうちの第２部分アドレスを前記デー
   タメモリアドレスセレクタを通して前記データメモリへ
   与えることにより前記データバスのデータを前記データ
   メモリデータバッファを通して前記データメモリの前記
   アドレスバスのアドレスのうちの第２部分アドレスに対
   応した位置に記憶させるとともに、前記アドレスバスの
   アドレスのうちの第２部分アドレスに対応したデータフ
   ラグをセットさせ、 前記メモリ制御手段は、データ書き込み時において、電
   源投入後少なくとも一度データの書き込みを行っていた
   ときには、前記アドレスレジスタが保持した第１部分ア
   ドレスと前記アドレスバスの第１部分アドレスとを前記
   比較器で比較させ、 前記比較器から一致出力が発生したときは、前記アドレ
   スバスのアドレスのうちの第２部分アドレスを前記デー
   タメモリアドレスセレクタを通して前記データメモリへ
   与えることにより前記データバスのデータを前記データ
   メモリデータバッファを通して前記データメモリの前記
   アドレスバスのアドレスのうちの第２部分アドレスに対
   応した位置に記憶させるとともに、前記アドレスバスの
   アドレスのうちの第２部分アドレスに対応したデータフ
   ラグをセットさせ、 前記比較器から不一致出力が発生したときは、前記アド
   レスレジスタが保持した第１部分アドレスに対応したブ
   ロックに含まれる各アドレスを順次共通に前記データメ
   モリアドレスセレクタおよびフラッシュメモリアドレス
   セレクタをそれぞれ通して前記データメモリおよび前記
   フラッシュメモリへ共通に与えることにより、前記フラ
   ッシュメモリにおける前記アドレスバスのアドレスのう
   ちの第１部分アドレスに対応したブロックに含まれる各
   アドレスのうち前記データメモリでデータフラグがセッ
   トされていないアドレスについてのみデータを前記デー
   タメモリに複写させ、前記フラッシュメモリにおける前
   記アドレスバスのアドレスのうちの第１部分アドレスに
   対応したブロックのデータを消去し、前記フラッシュメ
   モリにおける前記アドレスバスのアドレスのうちの第１
   部分アドレスに対応したブロックに前記データメモリの
   データを書き込ませ、前記データメモリのデータフラグ
   のセットを取り消し、前記アドレスバスのアドレスのう
   ちの第１部分アドレスを前記アドレスレジスタに書き込
   ませ、前記アドレスバスのアドレスのうちの第２部分ア
   ドレスを前記データメモリアドレスセレクタを通して前
   記データメモリへ与えることにより前記データバスのデ
   ータを前記データメモリデータバッファを通して前記デ
   ータメモリの前記アドレスバスのアドレスのうちの第２
   部分アドレスに対応した位置に記憶させるとともに、前
   記データメモリの前記アドレスバスのアドレスのうちの
   第２部分アドレスに対応したデータフラグをセットさせ
   るようにしたことを特徴とするフラッシュメモリ装置。
3. 【請求項３】 複数個のメモリセルで構成されるブロッ
   クを単位として書き込み・消去を行うフラッシュメモリ
   装置であって、 全体の制御を行うメモリ制御手段と、アドレスバスの第
   １部分アドレス，第２部分アドレスおよび第３部分アド
   レスからなるアドレスのうちの書き込み・消去を行うべ
   きブロックのブロック番号に対応した第２部分アドレス
   と前記メモリ制御手段が出力するアドレスとを選択する
   アドレスタグメモリアドレスセレクタと、前記アドレス
   タグメモリアドレスセレクタから出力されるアドレスを
   アドレス入力としデータが書き込まれているアドレスに
   対応してアドレスタグフラグがセットされるアドレスタ
   グメモリと、前記アドレスタグメモリと前記アドレスバ
   スとを接続して前記アドレスバスの第１部分アドレスを
   前記アドレスタグメモリへデータ入力として供給するア
   ドレスタグメモリデータバッファと、前記アドレスバス
   のアドレスのうちの第２部分アドレスをアドレス入力と
   して前記アドレスタグメモリから読み出されるアドレス
   と前記アドレスバスのアドレスのうちの第１部分アドレ
   スとを比較する比較器と、前記アドレスバスのアドレス
   と前記メモリ制御手段が出力するアドレスとを選択する
   フラッシュメモリアドレスセレクタと、前記フラッシュ
   メモリアドレスセレクタから出力されるアドレスをアド
   レス入力とするフラッシュメモリと、前記フラッシュメ
   モリと前記データバスとを接続するフラッシュメモリデ
   ータバッファと、前記アドレスバスのアドレスのうちの
   第２部分アドレスおよび第３部分アドレスと前記メモリ
   制御手段が出力する制御のためのアドレスとを選択する
   データメモリアドレスセレクタと、前記フラッシュメモ
   リの書き込み・消去の単位であるブロックの前記第２部
   分アドレスのアドレス空間の大きさに相当する個数分と
   同じ容量を持ち、前記データメモリアドレスセレクタが
   出力するアドレスをアドレス入力としデータが書き込ま
   れているアドレスに対応してデータフラグがセットされ
   るデータメモリと、前記データメモリと前記データバス
   とを接続するデータメモリデータバッファとを備え、 前記メモリ制御手段は、データ読み出し時において前記
   アドレスバスのアドレスのうちの第１部分アドレスと前
   記アドレスバスのアドレスのうちの第２部分アドレスを
   前記アドレスタグメモリアドレスセレクタを通しアドレ
   ス入力として前記アドレスタグメモリから読み出させた
   データとを前記比較器で比較させ、 前記比較器から不一致出力が発生したときには、前記フ
   ラッシュメモリアドレスセレクタを通して前記アドレス
   バスのアドレスを前記フラッシュメモリへ供給させ、前
   記フラッシュメモリから前記アドレスバスのアドレスの
   データを読み出させ、前記フラッシュメモリから読み出
   されたデータを前記フラッシュメモリデータバッファを
   通して前記データバスへ送り出させ、 前記比較器から一致出力が発生したときには、前記デー
   タメモリアドレスセレクタを通して前記アドレスバスの
   アドレスのうちの第２部分アドレスおよび第３部分アド
   レスを前記データメモリへ供給し、前記アドレスバスの
   アドレスのうちの第２部分アドレスおよび第３部分アド
   レスに対応したデータフラグが前記データメモリにセッ
   トされているときには前記データメモリから前記アドレ
   スバスのアドレスのうちの第２部分アドレスおよび第３
   部分アドレスのデータを読み出させ、前記データメモリ
   から読み出されたデータを前記データメモリデータバッ
   ファを通して前記データバスへ送り出させ、前記アドレ
   スバスのアドレスのうちの第２部分アドレスおよび第３
   部分アドレスに対応したデータフラグが前記データメモ
   リにセットされていないときには前記フラッシュメモリ
   アドレスセレクタを通して前記アドレスバスのアドレス
   を前記フラッシュメモリへ供給させ、前記フラッシュメ
   モリから前記アドレスバスのアドレスのデータを読み出
   させ、前記フラッシュメモリから読み出されたデータを
   前記フラッシュメモリデータバッファを通して前記デー
   タバスへ送り出させ、 前記メモリ制御手段は、データ書き込み時において、前
   記アドレスタグメモリの全てのアドレスへの書き込みを
   完了する前には、前記アドレスバスのアドレスのうちの
   第２部分アドレスを前記アドレスタグメモリアドレスセ
   レクタを通しアドレス入力とするとともに前記アドレス
   バスのアドレスのうちの第１部分アドレスをデータ入力
   として前記アドレスタグメモリに書き込みを行わせると
   ともに、前記アドレスタグメモリにおけるデータ書き込
   みを行ったアドレスに対応するアドレスタグフラグをセ
   ットさせ、前記アドレスバスのアドレスのうちの第２部
   分アドレスおよび第３部分アドレスを前記データメモリ
   アドレスセレクタを通して前記データメモリへ与えるこ
   とにより前記データバスのデータを前記データメモリデ
   ータバッファを通して前記データメモリの前記アドレス
   バスのアドレスのうちの第２部分アドレスおよび第３部
   分アドレスに対応した位置に記憶させるとともに、前記
   データメモリにおける前記アドレスバスのアドレスのう
   ちの第２部分アドレスおよび第３部分アドレスに対応し
   たデータフラグをセットさせ、 前記メモリ制御手段は、データ書き込み時において、前
   記アドレスタグメモリの全てのアドレスへの書き込みが
   完了して前記アドレスタグメモリの全てのアドレス対応
   したアドレスタグフラグがすべてセットされた後には、
   前記アドレスバスのアドレスのうちの第１部分アドレス
   と前記アドレスバスのアドレスのうちの第２部分アドレ
   スをアドレス入力として前記アドレスタグメモリから読
   み出させたデータとを前記比較器で比較させ、 前記比較器から一致出力が発生したときには、前記アド
   レスバスのアドレスのうちの第２部分アドレスおよび第
   ３部分アドレスを前記データメモリアドレスセレクタを
   通して前記データメモリへ与えることにより前記データ
   バスのデータを前記データメモリデータバッファを通し
   て前記データメモリの前記アドレスバスのアドレスのう
   ちの第２部分アドレスおよび第３部分アドレスに対応し
   た位置に記憶させるとともに、前記データメモリの前記
   アドレスバスのアドレスのうちの第２部分アドレスおよ
   び第３部分アドレスに対応したデータフラグをセットさ
   せ、 前記比較器から不一致出力が発生したときには、前記ア
   ドレスタグメモリの全てのアドレスとそれらのアドレス
   に記憶させたデータとによってそれぞれ決まる複数組の
   第１部分アドレスおよび第２部分アドレスに対応した個
   数のブロックに含まれる各アドレスを順次共通に前記デ
   ータメモリアドレスセレクタおよびフラッシュメモリア
   ドレスセレクタをそれぞれ通して前記データメモリおよ
   び前記フラッシュメモリへ共通に与えることにより、前
   記フラッシュメモリにおける前記アドレスバスのアドレ
   スのうちの複数組の第１部分アドレスおよび第２部分ア
   ドレスに対応した個数のブロックに含まれる各アドレス
   のうち前記データメモリでデータフラグがセットされて
   いないアドレスについてのみデータを前記データメモリ
   に複写させ、前記アドレスタグメモリの全てのアドレス
   とそれらのアドレスに記憶させたデータとによってそれ
   ぞれ決まる複数組の第１部分アドレスおよび第２部分ア
   ドレスに対応したブロックのデータを消去し、前記フラ
   ッシュメモリにおける前記アドレスバスのアドレスのう
   ちの複数組の第１部分アドレスおよび第２部分アドレス
   に対応したブロックに前記データメモリのデータを書き
   込ませ、前記データメモリのデータフラグのセットを取
   り消し、前記アドレスタグメモリの全てのアドレスへの
   書き込みを完了するまで、前記アドレスバスのアドレス
   のうちの第２部分アドレスを前記アドレスタグメモリア
   ドレスセレクタを通しアドレス入力とするとともに前記
   アドレスバスのアドレスのうちの第１部分アドレスをデ
   ータ入力として前記アドレスタグメモリに書き込みを行
   わせるとともに、前記アドレスタグメモリにおけるデー
   タ書き込みを行ったアドレスに対応するアドレスタグフ
   ラグをセットさせ、前記アドレスバスのアドレスのうち
   の第２部分アドレスおよび第３部分アドレスを前記デー
   タメモリアドレスセレクタを通して前記データメモリへ
   与えることにより前記データバスのデータを前記データ
   メモリデータバッファを通して前記データメモリの前記
   アドレスバスのアドレスのうちの第２部分アドレスおよ
   び第３部分アドレスに対応した位置に記憶させるととも
   に、前記データメモリにおける前記アドレスバスのアド
   レスのうちの第２部分アドレスおよび第３部分アドレス
   に対応したデータフラグをセットさせるようにしたこと
   を特徴とするフラッシュメモリ装置。