JPH0418481B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は差動増幅回路に係り、特に差動シング
ルエンド変換回路を有する差動増幅回路に関す
る。

〔従来の技術〕

従来、ストレンゲージやサーミスタ等のブリツ
ジ出力の増幅には第１図に示す如きインストルメ
ンテーシヨンアンプ（例えば、BURR BROWN
社 INA101）が用いられている。すなわち、入
力端子１にはオペアンプ１１の（＋）入力端子が
接続されている。このオペアンプ１１の出力端子
には抵抗１３と抵抗２２が接続されている。この
抵抗１３の他端には、オペアンプ１１の（−）入
力端子と抵抗１４が接続されている。この抵抗１
４の他端にはオペアンプ１２の（−）入力端子
と、抵抗１５が接続されている。この抵抗１５の
他端にはオペアンプ１２の出力端子と抵抗２３が
接続されている。また、オペアンプ１２の（＋）
入力端子は入力端子２に接続されている。

このオペアンプ１１，１２と抵抗１３，１４，
１５によつて増幅回路１０が構成されている。こ
の増幅回路は入力端子１，２から入力された値を
所定値に増幅して出力する機能を有している。

また、抵抗２２の他端には抵抗２４とオペアン
プ２１の（−）入力端子が接続されている。この
抵抗２４の他端にはオペアンプ２１の出力端子が
接続されている。このオペアンプ２１の出力端子
には、出力端子３が接続されており、（＋）入力
端子には抵抗２３の他端と、抵抗２５が接続され
ている。この抵抗２５の他端は接地されている。

この抵抗２２，２３，２４，２５と、オペアン
プ２１とによつて差動シングルエンド変換回路２
０が構成されている。

このように構成されるものであるから、増幅回
路１０において、入力端子１，２の差電圧をオペ
アンプ１１，１２と抵抗１３，１４，１５によつ
て所定値に増幅し、出力する。この出力信号をオ
ペアンプ２１と抵抗２２，２３，２４，２５によ
つて構成される差動シングルエンド変換回路２０
によつてシングルエンドの信号に変換し、出力端
子３と接地端子４に出力する。

〔発明が解決しようとする課題〕

第１図図示従来回路の入出力特性は、 V₀＝（１＋R₁₃＋R₁₅／R₁₄）・（R₂₄／R₂₂−
８／１＋R₂₂／R₂₄）・Vd−（δ／１＋R₂₂／R₂₄）・Vc…
…(1) と表わせる。ここでδは差動シングルエンド変換
回路２０の抵抗比誤差であり、 δ＝R₂₅／R₂₃／R₂₄／R₂₂−１ ……(2) と表わされる。また、Vdは入力端子２と１の差
電圧、Vcは入力端子１と２の平均電圧、V₀は出
力端子３の電圧である。

したがつて、第１図図示従来回路の増幅ゲイン
は前記(1)の式の右辺第１項で、コモンモード除去
比（CMRR）は右辺第２項に示される。いま、
例えば、R₂₄／R₂₂＝１のとき、ゲインの変化を
0.1％以下にするには、δは0.2％以下であればよ
い。また、前記(1)式のVdの係数が１すなわちゲ
インが１のとき、CMRRを80dB以上にするδは
0.02％以下の高精度にしなければならない。

したがつて、従来の回路（例えば、
BURRBROWN社のINA101）においては、レー
ザートリミングによつて薄膜抵抗を精密に調整し
使用する如く多数の精密抵抗を用いなければなら
ず精度の向上を図る上で、またコスト低減を図る
上で困難であるという欠点を有している。

本発明の目的は、抵抗精度の調整を簡単化し
て、精度の向上を図ることのできる差動増幅回路
を提供することにある。

〔課題を解決するための手段〕

本発明は、上記目的を達成するため、一対のオ
ペアンプ１１，１２を有し２つの入力端子１，２
から入力される電圧を増幅して差電圧を出力する
増幅回路１０と、前記オペアンプ１０の出力端に
それぞれ２つのスイツチ素子３２，３３，３４，
３５の直列接続体を接続し、該２つのスイツチの
共通接続点を第１のコンデンサ３１を介して接続
してなる差動シングルエンド変換回路３０と、前
記入力端子１，２と前記オペアンプ１１，１２と
の間にそれぞれ挿入された２つのスイツチ素子５
１，５２と、前記入力端子１１，１２間を短絡可
能に接続してなるスイツチ素子５３，５４／５
５，５７，／５６，５８と、前記差動シングルエ
ンド変換回路３０の一方の出力端に接続された第
２のコンデンサ６２とスイツチ素子６４の直列接
続体と、該直列接続体の共通接続点と前記差動シ
ングルエンド変換回路３０の他方の出力端３との
間を短絡可能に接続してなるスイツチ素子６３
と、前記各スイツチ素子のオンオフ制御信号を入
力する制御端子７１，７２，７３，７４，７５，
７６とを有してなる差動増幅回路としたことにあ
る。

〔作用〕

このように構成されることから、本発明によれ
ば、次の作用により上記目的が達成される。

まず、２つの入力端子と第１と第２のオペアン
プ間に挿入された２つのスイツチ素子をオンする
ことにより、第１と第２のオペアンプから２つの
入力電圧の差動増幅出力が出力される。このとき
差動シングルエンド変換回路の入力側の２つのス
イツチ素子をオンすることにより、前記差動増幅
出力に応じた電圧に第１のコンデンサが充電され
る。つぎに、差動シングルエンド変換回路の出力
側の２つのスイツチ素子をオンることにより、前
記第１のコンデンサの電圧を差動増幅出力として
取り出すことができる。このように、本発明の差
動シングルエンド変換回路によれば、抵抗を用い
ずに構成できることから、その分の抵抗比誤差を
除去できる。その結果、抵抗精度の調整が簡単化
され、増幅精度を向上できる。

ところで、上記差動増幅出力には第１と第２の
オペアンプのオフセツト誤差が含まれているが、
本発明によれば、次の作用によりオフセツト電圧
を補正することができる。すなわち、上記の作用
に先立つて第１と第２のオペアンプの入力端子間
を短絡するスイツチ素子と、差動シングルエンド
変換回路の全てのスイツチ素子と、差動シングル
エンド変換回路の前記他方の出力端と第２のコン
デンサの端子間とを短絡するスイツチ素子とをオ
ンする。これにより、増幅回路の出力はオペアン
プのオフセツト分に相当する電圧になり、これが
第２のコンデンサに充電される。この状態から、
差動シングルエンド変換回路の入力側のスイツチ
素子を除く各スイツチ素子をオフし、入力端子と
オペアンプ間のスイツチ素子をオンすると、先に
説明したように入力電圧の差動増幅出力が第１の
コンデンサに充電される。次いで、差動シングル
エンド変換回路の入力側スイツチ素子をオフし
て、出力側スイツチ素子をオンするとともに、第
２のコンデンサの出力端に接続されたスイツチ素
子をオンすると、このスイツチ素子の出力側と、
差動シングルエンド変換回路の他方の出力端間の
出力電圧は、第１のコンデンサ電圧から第２のコ
ンデンサの電圧の差となる。その結果、オペアン
プのオフセツト電圧が除去された高い精度の差動
増幅出力を得ることができる。

〔実施例〕

以下、本発明の実施例について説明する。

まず、第２図に、本発明の主要部にかかる差動
増幅回路の一例を示す。

図において、増幅回路１０は、第１図図示従来
例と同一の構成になつているが、その増幅率は、
第１図図示従来例の増幅回路１０の増幅率と差動
シングルエンド変換回路２０の増幅率とを合わせ
た増幅率を有している。第２図図示増幅回路１０
のオペアンプ１１の出力端子にはMOSトランジ
スタスイツチ３２が接続されており、このMOS
トランジスタスイツチ３２には、キヤパシタ３１
とMOSトランジスタスイツチ３１が接続されて
いる。このMOSトランジスタスイツチ３４の他
端には、出力端子３が接続されている。また、キ
ヤパシタ３１の他端には、MOSトランジスタス
イツチ３３とMOSトランジスタスイツチ３５が
接続されている。このMOSトランジスタスイツ
チ３５の他端は接地されており、MOSトランジ
スタスイツチ３３の他端は増幅回路１０のオペア
ンプ１２の出力端子に接続されている。この
MOSトランジスタスイツチ３２とMOSトランジ
スタスイツチ３３のゲートには、制御端子４１
が、MOSトランジスタスイツチ３４とMOSトラ
ンジスタスイツチ３５のゲートには、制御端子４
２がそれぞれ接続されている。このMOSトラン
ジスタスイツチ３２，３３，３４，３５とキヤパ
シタ３１によつて差動シングルエンド変換回路３
０が構成されており、いわゆるフライングキヤパ
シタ回路の接続になつている。また、制御端子４
１，４２は、第３図Ａ，Ｂに示す如き互いに重な
らないパルス信号により駆動される。

このように構成されるものであるから、まず、
第３図図示t₁の時点では、MOSトランジスタス
イツチ３２，３３がONで、MOSトランジスタ
スイツチ３４，３５がOFFであるので、増幅回
路２０に入力される差電圧を増幅した出力がキヤ
パシタ３１に充電される。次に、第３図のt₂の時
点ではMOSトランジスタスイツチ３２，３３が
OFFとなつており、MOSトランジスタスイツチ
３４，３５がONであるので、第３図のt₁時点で
キヤパシタ３１に充電された電圧は接地端子４と
出力端子３に出力される。このとき放電ループは
ないので、第３図のt₁時点でキヤパシタ３１に充
電された電圧がそのまま出力される。

したがつて、第３図のt₂時点での出力端子３の
電圧V₀は、 V₀＝（１＋R₁₃＋R₁₅／R₁₄）・Vd ……(3) となる。ここで、Vdは入力端子１，２の差電圧
である。

したがつて、第２図例によれば、入力差電圧と
出力電圧の関係は前記(3)式で示されるように入力
端子１，２の平均電圧Vcに依存されないのでそ
の精度が向上する。

また、第２図例によれば、精度、安定度を要す
る高価な抵抗は３個で良いので従来回路より低コ
スト化を図ることができると共に、抵抗負荷を減
らすことができ低消費電力化を図ることができ
る。

さらに、第２図例によれば、出力はサンプルホ
ールドされるので、Ａ／Ｄ変換器とのインターフ
エースをとり易い。

第４図に、第２図を主要部とする本発明の一実
施例の差動増幅回路を示す。

本実施例においては、増幅回路１０と差動シン
グルエンド変換回路３０は第２図の回路と同一の
構成である。本実施例は、増幅回路１０の入力を
入力端子１，２の電圧とするか、零にするかを
MOSトランジスタスイツチ５１，５２，５３，
５４で切り換える構成と、キヤパシタ６２、
MOSトランジスタスイツチ６３，６４でオペア
ンプ１１，１２，６１のオフセツト電圧を補正す
る構成を接続するとともに、バツフア構成のオペ
アンプ６１を介して出力端子３に接続したもので
ある。

各MOSトランジスタスイツチ５１，５２，５
３，５４，３２，３３，３４，３５，６３，６４
の制御端子７１，７２，７３，７４，７５，７６
は第５図に示す如き信号によつて駆動される。第
５図Ａが制御端子７１の、第５図Ｂが制御端子７
２の、第５図Ｃが制御端子７３の、第５図Ｄが制
御端子７４の、第５図Ｅが制御端子７５の、第５
図Ｆが制御端子７６のそれぞれの信号波形を示し
ている。まず、第５図のt₁時点ではMOSトラン
ジスタスイツチ３２，３３，３４，３５，５３，
５４，６３がオンし、その他はオフしているの
で、増幅回路１０の差動入力電圧は零となり、オ
ペアンプ１１，１２のオフセツト電圧差と、オペ
アンプ６１のオフセツト電圧の和がキヤパシタ６
２に充電される。この充電電圧V₆₂は、 V₆₂＝（１＋R₁₃＋R₁₅／R₁₄）（Vos₂−Vos₁）−Vos₃ ……(4) となる。ここで、Vos₁，Vos₂，Vos₃はそれぞれ
オペアンプ１１，１２，６１のオフセツト電圧で
ある。

次に、第６図のt₂時点では、MOSトランジス
タスイツチ３２，３３，５１，５２がオンし、そ
の他はオフとなるので、第３図のt₁時点と同じ動
作となり、入力端子１，２の差電圧Vdを増幅し、
キヤパシタ３１に充電する。この充電量V₃₁はオ
ペアンプ１１，１２のオフセツト電圧影響を考慮
すると、 V₃₁＝（１＋R₁₃＋R₁₅／R₁₄）（Vd＋Vos₂−Vos₁） ……(5) となる。

次に第５図のt₃時点では、MOSトランジスタ
スイツチ３４，３５，６４がオンし、その他はオ
フであるので、キヤパシタ３１とキヤパシタ６２
の充電電圧差がオペアンプ６１の入力となり、出
力端子３の電圧V₀は、 V₀＝V₃₁−V₆₂−Vos₃＝（１＋R₁₃＋R₁₅／R₁₄）・Vd ……(6) となる。したがつて、オペアンプ１１，１２，６
１のオフセツト電圧を補正することができる。ま
た、オフセツト補正はコモンモードサンプリング
端子５と入力端子１を接続し、バイアスを加えた
状態で行うので、増幅回路１０のコモンモード除
去比（CMRR）特性も同時に補正される。

したがつて、本実施例によれば、オペアンプの
オフセツト電圧の補正及びCMRR特性が行える
ので、更に精度が向上する。

また、本実施例によれば、オフセツト電圧の補
正時に増幅回路１０の入力をシヨートするので、
入力にマルチプレクサを設け多チヤンネルの入力
を切り換える場合はチヤンネル間のクロストーク
を低減することができる。

なお、オペアンプ６１の機能は、出力端子３，
４に接続される負荷回路により、差動シングルエ
ンド変換回路３０が影響を受けないようにするた
めに挿入されたものである。したがつて、負荷回
路の特性によつてはオペアンプ６１を省略するこ
とができる。

第６図に本発明の他の実施例が示されている。

本実施例において増幅回路１０と差動シングル
エンド変換回路３０は、第２図の回路と同一であ
り、オペアンプ１１，１２，６１のオフセツト電
圧を補正するMOSトランジスタスイツチ６３，
６４とキヤパシタ６２の構成及びオペアンプ６１
の構成は第４図と同様である。第２図、第４図と
異なるのは、増幅回路１０の入力を入力端子１，
２とするか、入力端子１，２を入れ換えるか、零
にするかをMOSトランジスタスイツチ５５，５
６，５７，５８とORゲート５９，６０で切り換
える手段と、入力端子１，２の差電圧の極性を比
較し、前記MOSトランジスタスイツチ５５，５
６，５７，５８を制御するコンパレータ９０と制
御回路９６を設けた点である。

各MOSトランジスタスイツチの制御端子８１，
８２，８３，７３，７４，７５，７６，７７は第
７図Ａ〜Ｉに示す各信号で駆動される。

又、コンパレータ９０はMOSトランジスタス
イツチ９２，９３，８０とキヤパシタ９１、反転
増幅器９５から成り、各MOSトランジスタスイ
ツチの制御端子７８，７９，８０は第８図Ａ，
Ｂ，Ｃの各信号で駆動される。

次に、本実施例の動作について説明する。ま
ず、第７図のt₁時点ではMOSトランジスタスイ
ツチ５５，５７，３２，３３，３４，３５，６３
がオンして、その他はオフしている。この構成は
第４図図示実施例において、第５図のt₁時点と同
様である。したがつて、キヤパシタ６２に充電さ
れる電圧V₆₂は、前記(4)式の如くとなる。また、
このt₁時点のキヤパシタ３１の充電電圧V₃₁は増
幅回路１０の出力と等しく、 V₃₁＝（１＋R₁₃＋R₁₅／R₁₄）（Vos₂−Vos₁） ……(7) となる。

次に第７図のt₂時点ではMOSトランジスタス
イツチ５５，５６，３６がオンし、その他はオフ
している。このため、入力端子１，２はそれぞ
れ、オペアンプ１１，１２の（＋）入力端子に接
続される。このときの増幅回路１０の差動出力
V_dpは第４図図示実施例で、第５図のt₂時点での
キヤパシタ３１の電圧である前記(5)式と等しく、 Vdo＝（１＋R₁₃＋R₁₅／R₁₄）（Vd＋Vos₂−Vos₁） ……(8) となる。

また、MOSトランジスタスイツチ３６により
増幅回路１０の一方の出力端とキヤパシタ３１の
一方の端子を接続する。更に、増幅回路１０の他
方の出力端とキヤパシタ３１の他方の端子の電圧
をコンパレータ９０で比較する。この結果、コン
パレータ９０の出力点８４の信号POLは前記(8)
式で示される増幅回路１０の出力Vdoと前記(7)式
で示されるキヤパシタ３１の充電々圧V₃₁の差で
決まるので、次式で示すことができる。

POL＝“Ｌ” Vd０ “Ｈ” Vd＜０ ……(9) これより、コンパレータ９０の出力はオペアン
プ１１，１２のオフセツト電圧の影響を受けない
で、入力端子１，２の差電圧Vdの極性を示すこ
とが分かる。

ここで、コンパレータ９０の動作を第８図を参
照して説明する。まず、第８図のt₁時点では
MOSトランジスタスイツチ９２，９４がオンし
てMOSトランジスタスイツチ９３がオフしてい
る。これにより、反転増幅器９５の入出力端子が
接続されるので、この入出力端子の電圧は反転増
幅器９５のしきい値電圧と等しくなつている。従
つて、キヤパシタ９１の充電々圧は増幅回路１０
の他の出力端の電圧と、前記しきい値電圧の差と
なる。

次に、第８図のt₂時点ではMOSトランジスタ
スイツチ９２，９４がオフして、MOSトランジ
スタスイツチ９３がオンする。これにより、キヤ
パシタ９１の一方がキヤパシタ３１の他方の端子
に切り換り、キヤパシタ９１の他方の端子が、高
入力インピーダンスの反転増幅器９５の入力だけ
に接続される。ここで、キヤパシタ９１の一方が
高インピーダンスであるので、前記キヤパシタ９
１の充電々圧は変化しない。従つて、反転増幅器
９５の出力電圧は前記しきい値電圧より、増幅器
１０の他方の出力端とキヤパシタ３１の他方の端
子の電圧差分だけ変化する。これにより、増幅回
路１０の他方の出力端とキヤパシタ３１の他方の
端子の電圧を比較できる。

次に、第７図のt₃時点ではMOSトランジスタ
スイツチはt₂時点のコンパレータ９０の出力点８
４の信号POLによつて異なり、制御回路９６に
よつて、POL＝“Ｌ”のときはMOSトランジスタ
スイツチ５５，５６がオンで、MOSトランジス
タスイツチ５７，５８がオフ、POL＝“Ｈ”のと
きはMOSトランジスタスイツチ５５，５６がオ
フで、MOSトランジスタスイツチ５７，５８が
オンする。更に、出力点８４の信号POLの状態
にかかわらず、MOSトランジスタスイツチ３２，
３３はオンし、その他はオフしている。

以上の結果、POL＝“Ｌ”のときは第４図の実
施例で、第５図のt₂時点と同様の回路構成とな
り、キヤパシタ３１の充電々圧V₃₁は前記(5)式と
等しくなる。

一方、POL＝“Ｈ”のときは入力端子１，２が
それぞれ、オペアンプ１２，１１の（＋）入力に
接続されるので、キヤパシタ３１の充電々圧V₃₁
は次式となる。

V₃₁＝（１＋R₁₃＋R₁₅／R₁₄）（−Vd＋Vos₂−Vos₁） ……(10) 次に、第７図のt₄時点ではMOSトランジスタ
スイツチ３４，３５，６４がオンし、その他はオ
フする。これは、第４図図示実施例で、第５図の
t₃時点の状態と同様の回路構成となる。従つて、
出力端子３の電圧V₀は(5)，(6)，(9)，(10)式より、
次式で示される。

これにより、第６図図示実施例においても、オ
ペアンプ１１，１２，６１のオフセツト電圧を補
正できるとともに、入力端子１，２の差電圧の絶
対値を増幅していることが分かる。

ここで、オフセツト電圧の補正は差動出力増幅
回路１０の二つ入力を入力端子１と接続し、バイ
アスをかけた状態で行うので、差動出力増幅回路
１０のCMRR特性も同時に補正できる。

したがつて、本実施例によれば、オペアンプの
オフセツト電圧の補正及びCMRR特性の補正が
できるとともに、入力電圧の絶対値を増幅できる
ので、単電源回路システムに適用し精度向上を図
れる。

なお、本発明の他の実施例としては、必要に応
じ次のように変更可能である。

(1) 各MOSトランジスタスイツチに接合形電界
効果トランジスタ、バイポーラトランジスタ、
リレー等を用いること。

(2) 増幅回路にインピーダンスをフイードバツク
素子とした増幅回路を用いること。

〔発明の効果〕

以上説明したように、本発明によれば、抵抗精
度の調整を簡単化でき、精度の向上を図ることが
できるととも、オペアンプのオフセツト誤差を補
正可能であるから一層精度の向上を図ることがで
きる。

【図面の簡単な説明】

第１図は従来の差動増幅回路を示す回路図、第
２図は本発明の主要部を示す回路図、第３図は第
２図の制御波形図、第４図は本発明の一実施例を
示す回路図、第５図は第４図図示実施例の制御波
形図、第６図は本発明の別な実施例を示す回路
図、第７図、第８図は第６図図示実施例の制御波
形図である。 １０……増幅回路、１１，１２……オペアン
プ、１３，１４，１５……抵抗、３０，３００…
…差動シングルエンド変換回路、３１，３２，３
３，３４，３５……MOSトランジスタスイツチ。

Claims (1)

1. 【特許請求の範囲】 １ 一対のオペアンプ１１，１２を有し２つの入
   力端子１，２から入力される電圧を増幅して差電
   圧を出力する増幅回路１０と、前記オペアンプ１
   ０の出力端にそれぞれ２つのスイツチ素子３２，
   ３３，３４，３５の直列接続体を接続し、該２つ
   のスイツチの共通接続点を第１のコンデンサ３１
   を介して接続してなる差動シングルエンド変換回
   路３０と、前記入力端子１，２と前記オペアンプ
   １１，１２との間のそれぞれ挿入された２つのス
   イツチ素子５１，５２と、前記入力端子１１，１
   ２間を短絡可能に接続してなるスイツチ素子５
   ３，５４／５５，５７／５６，５８と、前記差動
   シングルエンド変換回路３０の一方の出力端に接
   続された第２コンデンサ６２とスイツチ素子６４
   の直列接続体と、該直列接続体の共通接続点と前
   記差動シングルエンド変換回路３０の他方の出力
   端３との間を短絡可能に接続してなるスイツチ素
   子６３と、前記各スイツチ素子のオンオフ制御信
   号を入力する制御端子７１，７２，７３，７４，
   ７５，７６とを有してなる差動増幅回路。 ２ 特許請求の範囲第１項記載の差動増幅回路に
   おいて、前記差動シングルエンド変換回路３０の
   前記他方の出力端３にバツフアアンプ６１を挿入
   してなることを特徴とする差動増幅回路。