JPH04186597A - 半導体記憶集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶集積回路に関する。

本発明は特に半導体集積回路の高速化、高機能化に適し
た回路、および、レイアウト、製作方法に関するもので
ある。

〔従来の技術〕

本発明の記憶回路とその利用分野に関しては、１９８０
年４月全４月［情報処理ＪＶＯＩ２．２１゜Ｎα４　、
　ｐｐ、３３２−３２９に記されている。従来、連想記
憶装置は計算機やマイクロコンピュータには欠かせぬ記
憶装置で、大型計算機では高速動作が、また、マイクロ
コンピュータのような集積度を重視する装置では機能向
上と小型化、低消費電力化が要求される。これらの要求
のために、前者ではセットアソシアティブ方式、後者で
はフルアソシアティブ方式が用いられている。これは、
前者の方式は構成が複雑で、消費電力も大きいが動作速
度が速いことによっている。一方、後者の方式は構成が
簡単で機能も高く、消費電力も小さいが、動作速度が遅
いのが欠点とされている。

本発明の連想記憶回路に関する公知例として、ｌ５ＳＣ
ＣＤｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅ
ｒｓ　ｐｐ、６ロー６７゜１９９０年を挙げることがで
きる。

上記文献では、第８図に示すように、比較データを第１
のメモリセルアレーのカラム方向に入力し、その比較デ
ータと一致したデータをもつメモリセルの行（ｒｏＩｉ
）を検出し、そのセルの行に対応する第２のメモリセル
アレーのメモリセルの行を選択し、第２のメモリセル行
のデータを読み出しデータとして出力する半導体記憶集
積回路が述へられている。

近年、ＭＯＳトランジスタとバイポーラトランジスタと
を組み合わせた、高速動作、低消費電力のいわゆるＢ１
−ＣＭＯＳメモリが開発されている。

このＢ１−ＣＭＯＳメモリは例えば、特開昭６０−１７
００９０号に記載されており、入力信号を受けてメモリ
セルの情報を読み出したり、書き換える機能をそなえて
いる。すなわち、入力信号を入力バッファ回路により信
号振幅を電源電圧となるように増幅し、これをＣＭＯ８
もしくはバイポーラトランジスタとＣＭＯ３の複合回路
（Ｂｉ−ＣＭＯ８回路）で構成したデコーダ回路でデコ
ードして、ワード線の１つを選択する。また、同様のデ
コーダ回路によってデータ線の信号を取りだすＹスイッ
チを動作させる。このようにしてワード線、データ線の
交叉する点のメモリセルの情報をデータ線を介して読み
出す。また、読み呂されたメモリセル信号はコモンデー
タ線を経由してセンスアンプで増幅し、出力バッファ回
路を介してデータ出力端子に出力するものである。

〔発明が解決しようとする課題〕

ところで、上述のｌ５ＳＣＣで発表された上記の集積回
路では第２のメモリセルアレーを構成するメモリセルに
もバイポーラトランジスタを用いているためにメモリセ
ルの占有面積が大きく、マイクロコンピュータ用に組み
込む場合に連想メモリの面積が大きくなりすぎること、
面積増大にともない配線の寄生容量が増し高速動作の障
害となるなどの欠点があった。

一方、セットアソシアティブ方式では、上述の雑誌「情
報処理、Ｉ　Ｖｏ１２．２１　、　Ｎ（１４に記されて
いるように、第１のメモリセルアレーと第２のメモリセ
ルアレーのデータを並列して読み出し、−Ｍしたデータ
のみを出力し、不一致のデータは捨てる方式である。こ
の方式では、並列動作をさせるので、高速動作が可能で
はあるが、並列動作をさせるために多数の回路を動作さ
せる必要があり、回路数が増えることに加えて、消費電
力が増大する欠点がある。このため、消費電力の制限に
よって回路動作そのものの高速動作ができなくなること
もある。

従って、本発明の目的とするところは、従来のフルアソ
シアティブ方式の特徴である回路数の少ないこと、消費
電力の小さいことの特徴を損なうことなく、欠点とされ
ている動作速度不足を改善し高速動作を実現する新たな
メモリセル及び回路構成ならびにその製作方法を提供す
ることにある。

さらに、本発明の他の目的とするところは、書き込み動
作の後のデータ線電位の回復に要する時間を低減し、パ
イプライン動作等に適した書き込み回復時間の短い半導
体記憶集積回路を提供することにある。

汎用のＢ１ＣＭＯＳメモリ集積回路では、読み出し動作
の高速化のためにメモリセルからのデータを伝達する１
対のデータ線を備えており、データ線間の信号振幅を５
０ｍＶ程度に抑えている。

また、このデータ線は書き込みデータの伝達にも用いら
れており、書き込みデータの信号振幅は４ｖ程度である
。このため、書き込み動作から読み出し動作への切り替
わり時にはデータ線の振幅を４ｖから５０ｍＶまで回復
させなければならない。

この回復に要する時間は書き込み回復時間とよばれメモ
リ回路の重要な特性の一つである。この回復時間を短縮
するためにはデータ線間をＭＯＳＦＥＴでむすび所定の
時間ＭＯＳＦＥＴを導通させるイコライズ方式や書き込
み時に引き下げられたデータ線をバイポーラトランジス
タで途中まで高速に引き上げる方式などが提案されてい
る。

これらの方式には、下記の如き問題のあることが本願発
明者の検討により明らかとされた。

前者はＭＯＳＦＥＴの導通時間の設定が必要である。た
とえば、導通時間が短すぎるとイコライズの効果が低下
し、長すぎるとデータ線力＜＋ｏｓＦＥＴによって結ば
れているので読み出しデータが伝達されない。この分だ
け実質的に書き込み回復時間が増加することになる。

一方、低下したデータ線の電位を途中まで引き上げる後
者の方式では、引き上げる電位を設定する必要がある。

低く設定すると効果が低下し、高く設定すると引き上げ
たデータ線の電位が高くなりすぎて効果が低下する。こ
のため、実質的にはその分だけ書き込み回復時間は増加
する。

〔課題を解決するための手段〕

上記目的を達成するため、本発明のメモリ回路では次の
ような改善をおこなっている。

第１の課題であるメモリセル占有面積の低減には、まず
、第２のメモリセルアレーを構成するメモリセルには、
バイポーラトランジスタを内蔵しないＣＭＯ８型、もし
くは、抵抗とＮＭＯＳよりなるメモリセルを用いる。さ
らには、第１のメモリセルアレー用のメモリセルにはＰ
ＭＯ８とバイポーラトランジスタとを複合化して、メモ
リセルの占有面積の低減を実現する。第２の課題である
高速化には、データ線の負荷回路に能動素子のショット
キー障壁ダイオードＳＢＤをもちいて、書き込み動作後
の読み出し状態までの回復時間を短縮し、高速動作を可
能にしている。また、−数構出データを増幅、昇圧して
第２のメモリセルアレー選択に用いる信号昇圧回路には
プリチャージ回路を用いて高速化と低消費電力化とを実
現している。

〔作用〕

本発明のメモリ集積回路においては、下記の如き作用に
よって上記の目的を達成することができる。

すなわち、連想記憶回路をフルアソシアティブ方式で構
成し、構成の簡単化、低消費電力化を達成し、かつ、フ
ルアソシアティブ方式の欠点であった動作速度の不足を
Ｂ１ＣＭＯＳ技術を適用することで高速化した。これに
よって両方式の特徴を兼ね備える連想記憶回路を実現で
きた。さらに、本発明の半導体メモリ装置においては、
下記の如き作用によって上記他の目的を達成することが
できる。

すなわち、書き込み動作から読み高し動作への高速な移
行を自己設定のイコライズ回路により行なうことで実現
し、高速のＢｉＣＭＯ８記憶集積回路の高速化の障害の
一つであった書き込み回復時間の短縮を可能にし、高速
パイプライン動作の半導体記憶集積回路やサイクル時間
の短い半導体記憶集積回路を実現できる。

〔実施例〕

以下、本発明の実施例を、図面を参照してより詳細に説
明する。

第１図は本発明の適用により実施した連想記憶集積回路
の主要部の回路図を示している。回路の一部は回路ブロ
ックで示し機能を記入するにとどめている。第１図にお
いて連想記憶回路の比較データ、書込み／読出しデータ
は処理回路１１を通してデータ線Ｄｉ、Ｄ２に伝達され
る。また、データ線にはデータ線負荷回路５１を通して
データ線電圧源ＶＤＬの電位が与えられる。データ線Ｄ
ｉ、Ｄ２に接続されるメモリセルＭＣＡはＹ方向に複数
個配列されＭＣＡｌ、ＭＣＡ２・・・と表示している。

また、データ線Ｄｉ、Ｄ２の電位はバイポーラトランジ
スタＱｌｌ、Ｑ１２とゲートにＹＣ８の信号が供給され
ているＮ型ＭＯＳＦＥＴによって所定の電流が供給され
る差動増幅器で検出されて処理回路１１に導かれる。処
理回路から供給された書込み信号は書込み回路５２のＮ
型ＭＯＳＦＥＴを通してデータ線に書込み信号を伝達す
る。これらの回路を一点破線で囲んでしめしている。こ
の縦長の回路ブロック５５はカラム通称される。このカ
ラムは図示したように複数個Ｘ方向に配列されてメモリ
セルアレーが構成される。

以上述べた回路によって入力された比較データとメモリ
セルアレー内に記憶されたデータとが比較され、比較結
果はＳＱＬ、ＳＯ２でしめず一致信号出力線に伝達され
る。メモリセルＭＣＡｌにはバイポーラトランジスタＱ
１とそのベースに接続されたＰ型ＭＯＳＦＥＴ　　ＭＰ
Ｉ、ＭＰ２とで構成される一致検出回路が内蔵されてい
る。この一致検出回路によってデータ線Ｄｉ、Ｄ２の電
位とメモリセル内のノードＭｌ、Ｍ２とが一致したとき
にはバイポーラトランジスタのベース電位は低レベル、
一致していないときには高レベルが供給される。したが
って、各カラムのバイポーラトランジスタのエミッタが
並列に接続されて結線ＯＲ論理をとった一致信号出力線
Ｓ○１の電位は並列接続されたバイポーラトランジスタ
のベース電位がすべて低レベルであるときのみ低レベル
が出力され、１個でも不一致があれば高レベルが出力さ
れる。すなわち、一致信号線が低レベルになるのは比較
データとメモリセルの記憶データとが一致したことをし
めしており、この電位を検出してデータの一致／不一致
を検出できる。

メモリ動作の開始前にはクロック信号端子ＣＬＫに供給
される低レベルの信号で昇圧口−路５６内のＰ型ＭＯＳ
ＦＥＴ　　ＭＰ２１を導通させておくことによって、あ
らかじめ一致信号出力線ＳＯ１の電位は高レベルに設定
しておく。動作を開始してＣＬＫ端子の電位が高レベル
となるとＮ型ＭＯＳＦＥＴ　ＭＮ２１が導通し、所定の
電位ＶＲＭが与えられたＮ型ＭＯＳＦＥＴ　　Ｍ、Ｎ２
２を通して規定の電流が流れ一致信号出力線ＳＱＬを引
き下げるように働く。このとき、ＳＯｌに接続されたメ
モリセルめデータと比較データとが一致しておればＳＱ
Ｌの電位は上述のように低レベルが出力される状態にな
っているので、この引下げの働きによって低レベルとな
る。データが不一致のときにはバイポーラトランジスタ
Ｑ１が動作してＳＯｌの電位を引き上げるので、Ｎ型Ｍ
ＯＳＦＥＴＭＮ２２による引下げの働きにもかかわらず
、Ｓｏｌの電位は高レベルとなる。

データが一致していてＳＱＬが低レベルとなると昇圧回
路５６内のＰ型ＭＯ３ＦＥＴ　　ＭＰ２２が導通し、バ
イポーラトランジスタＱ２１のペースに電流が供給され
て導通する。この結果筒２のメモリセルアレーのワード
線ＷＬＤＩが高レベルとなりメモリセルＭＣＢ　１が選
択される。前述のメモリの動作と同様に選択されたメモ
リセルＭＣＢＩの記憶データはデータ線Ｄ５１．Ｄ５２
に出力され、バイポーラトランジスタとＮ型ＭＯＳＦＥ
Ｔで構成される差動増幅器によって検出され処理回路を
経て出力される。データ線Ｄ５１．Ｄ５２の電位の設定
や書込み動作は第１のメモリセルアレーと類似している
ので説明は省略する。

ここで、昇圧回路５６のバイポーラトランジスタＱ２２
は図に示したようにエミッタが他の昇圧回路内のエミッ
タと結線ＯＲ論理をとっている。

この結線論理の出力の高レベルを検出してデータが一致
したことを示す信号に用いる。

データが不一致で一致信号出力！ＩＸｓ○１の電位が高
レベルのときには、昇圧回路内のＰ型ＭＯ３ＦＥＴＭＰ
２２は遮断状態となり、バイポーラトランジスタＱ２１
も遮断状態となる。このため、Ｎ型ＭＯＳＦＥＴ　　Ｍ
Ｎ２３とゲートニ電源電圧ｖＲＭが供給されて一定電流
が供給されるＭＮ２５によって引き下げられ、メモリセ
ル選択信号線ＷＬＤＩの電位は低レベルとなってメモリ
セルの選択は行なわれない。このようにデータが一致し
たＷＬＤＩの昇圧回路にのみ電流が流れるので、一定電
流源を構成するＮ型ＭＯＳＦＥＴ　　ＭＮ２５．ＭＮ２
６゜ＭＮ２７は他の昇圧回路と共用することができる。

この共用によって昇圧回路の消費電力は高速動作を損な
うことなく低減できる。

以上はデータの比較とその結果にもとづくデータ出力ま
での動作を説明した。つぎに、メモリセル内の記憶デー
タの書込み動作を説明する。ここで、図示しているメモ
リセルＭＣＡｌ、ＭＣＢＩへの書込みを説明する。

メモリセルＭＣＡｌへデータを書き込むには、まず、デ
ータ線負荷切換信号線ＤＬＳの電位を高レベルに上げ、
データ線の負荷回路内のＰ型ＭＯＳＦＥＴ　　ＭＰ５．
ＭＰ６を遮断状態とし、ゲートが負電源に接続されたＰ
型ＭＯ３ＦＥＴＭＰ７．ＭＰ８のみでデータ線電圧源の
電位を供給する。また、データ線イコライズ信号線ＤＥ
Ｑの電位も低レベルに設定する。また、データの書き換
えを行なうメモリセル行のメモリセル選択線ＷＬＩを高
レベル設定する。この状態で処理回路１１からの書き込
みデータ信号を書込み指示信号線ＷＥの電位を高レベル
にすることでデータ線に導くとデータ線の電位は書込み
データによって引き下げられる。Ｎ型ＭＯＳＦＥＴ　Ｍ
ＮＩ、ＭＮ２はＷＬＩが高レベルであるので導通してお
り、このＭＯＳＦＥＴをとおしてデータがメモリセルに
書き込まれる。ここで、Ｄｌの電位が引き下げられると
きにはメモリセルＭＣＡ１のノートＭ１は低レベルに設
定され書込み動作は完了する。データ線Ｄ１に供給され
た低レベルの書込み信号はＮ型ＭＯＳＦＥＴ　　ＭＮ３
１を通してＤ２にも供給され高レベルに設定されたＤ２
の電位を引き下げる。ここで、ＭＮ３１のゲート幅をＭ
Ｎ３２のゲート幅より小さく設計しておくとＤ２の電位
はＭＮ３２の駆動力によって書込み指示信号線電位ＶＤ
Ｌからしきい電圧だけ低い電位に設定される。

この引き下げ動作により、書込み動作ではデータ線Ｄｉ
、Ｄ２の電位はデータ線電源線の電位ＶＤＬより約１ｖ
低下している。このデータ線の電位を初期のデータ線電
位ＶＤＬまで引き上げてデータの読出しに備える必要が
ある。この処理に要する時間は書込み回復時間と通称さ
れており、読出し、書込み動作時間とともにメモリ回路
の動作特性、特に、サイクル時間を決める特性である。

Ｂ１ＣＭＯＳメモリのようにデータ線のわずかな電位差
を検出してデータを高速に読出す方式のメモリではこの
書込み回復時間がメモリのサイクル時間をきめるうえで
大きい割合を占めている。

つぎに、書込み回復動作を説明する。書込み動作が終わ
ると書込み指示信号線ＷＥの電位を低レベルにして、書
込み回路５２を遮断しデータ線と処理回路１１とを切り
離す。また、データ線負荷切り換え信号線ＤＬＳの電位
を低レベルにしてデータ線負荷回路５１のＰ型ＭＯ３Ｆ
ＥＴを導通させてデータ線の電位を引き上げ始める。同
時に、データ線イコライズ信号線ＤＥＱをデータ線電圧
源の電位ＶＤＬまで引き上げ、ショットキ障壁ダイオー
ドを通してデータ線Ｄｉ、Ｄ２の電位を高速に引き上げ
る。このとき、データ線Ｄ１の電位はほぼ負電源電位に
、Ｄ２の電位はＮ型ＭＯＳＦＥＴ３１によって接地電位
より約２■引き下げられているので、ショットキ障壁ダ
イオードＤＳＬ、ＤＳ２はともに導通してデータ線の電
位を引き上げることになる。よく知られているようにダ
イオードの順方向電圧降下Ｖｆはダイオード電流工、飽
和電流工０によって Ｖｆ＝（ｋＴ／ｑ）Ｑｎ（Ｉ／Ｉｏ） で与えられるので、ＤＳＬ、ＤＳ２に流れる電流がほぼ
等しいと両ダイオードの電圧降下はほぼ等しくなる。す
なわち、データ線Ｄｉ、Ｄ２の電位はほぼ等電位となる
。データ線電位がデータ線イコライズ信号線ＤＥＱの電
位からダイオードの順方向電圧降下電圧Ｖｆだけ低い電
位に達するとダイオードは急速に遮断する。その後のデ
ータ線Ｄ　１　、　’Ｄ　２の電位はデータ線負荷回路
５１内のＰ型ＭＯＳＦＥＴによってひきつづき上昇を続
ける。

しかし、Ｐ型ＭＯ３ＦＥＴの導通抵抗はほぼ一定である
ので、データ線Ｄｉ、Ｄ２の電位の上昇にもかかわらず
メモリセルＭＣＡ１のＮ型ＭＯＳＦＥＴＭＮＩを通して
流れる引き込み電流分だけデータ線ＤＩ、Ｄ２間に電圧
差が発生する。すなわち、Ｄｉ、Ｄ２の電位が上昇し所
定の電位に達するとダイオードによるイコライズが終了
してデータの読出し状態に移行することがわかる。

以上述べた動作から明らかなように、この回路の書込み
回復はダイオードによって高速に行なわれると共に、ダ
イオードのイコライズ動作がデータ線の電位をダイオー
ド自身が検出して終了する自己遮断回路であることがわ
かる。従来回路でデータ線のイコライズを強力におこな
うと、そのイコライズの終了を指示する必要があったが
、この自己遮断回路によって終了信号の設定余裕時間を
設ける必要がなくなり、高速動作が可能になっている。

第１のメモリセルアレーにデータの書込みを行なうと書
込みをおこなったメモリセルの行はデータが一致する。

この動作に看目して第２のメモリセルアレーへのデータ
書込みをおこなう。ここでもＭＣＡｌに書込みが行なわ
れたときについて説明する。このときには第２のメモリ
セルアレーのメモリ選択線ＷＬＤＩが高レベルとなるの
で、ＭＣＢ１のＮ型ＭＯＳＦＥＴＭＮ６１．ＭＮ６２は
導通し、データ線の電位に対応するデータが書き込まれ
ることは明らかである。ここで、データ線負荷回路や書
込み回路の説明は省略したが、第１のメモリセルアレー
への書込みと類似しているのでその動作を理解できると
考える。また、書込み回復についてもきわめて短時間で
回復することは説明は要さないと考える。

以上説明した連想メモリの各ノートの電位の時間変化を
第２図に示す。第１のメモリセルアレーのデータ線Ｄｉ
、Ｄ２の電位はＤＥＱ、ＷＬＩ。

ＤＬＳの電位と共に第２図（ａ）に示している。

データ線Ｄ１は比較データ信号によって時刻ｔｌにおい
て引き下げられる。第２図（ｂ）に示すようにメモリセ
ルＭ　ＣＡ　１のノードＭｌ、Ｍ２は記憶データにより
Ｍｌが低レベル、Ｍ２が高レベルにある時を考える。入
力された比較データとメモリセルＭＣＡ１の記憶データ
とは一致しているので第１図のバイポーラトランジスタ
Ｑ１のベース電位は低レベルとなる。ここで一致信号線
ＳＱＬに接続されたすべてのセルのデータが一致してい
るときには第２図（ｄ）に示すようにＳ０１は低レベル
となる。その結果第２のメモリセルアレーのセル選択信
号線ＷＬＤＩは高レベルとなりセルの記憶データＭＣ２
１，ＭＣ２２の電位が読み出される。

時刻ｔ２で比較データが遮断されるとデータ線Ｄ１の電
位はダイオードによって急速に引き上げられる。し３で
書込み状態になるとセル選択信号線ＷＬＩが高レベルと
なり、書込み信号によってＤｌが引き下げられてメモリ
セルのノートＭ１が下がりデータの書込みが行なわれる
。このときにも、第２図（ｅ）に示すように第２のメモ
リセルアレー選択線ＷＬＤＩは高レベルとなるので、書
込み信号で引き下げられたデータ線電位によってメモリ
セルＭＣＢＩのノードＭ５１が引き下げられて第２図（
ｆ）に示すように第２のメモリセルアレーへのデータ書
込みが行なわれる。書込み動作終了後のデータ線の回復
はデータ比較終了後の動作と同じであるので省略する。

以上述べたように本発明の回路によれば高速にデータの
比較とデータ出力がおこなえ、がっ、高速にデータの書
き換えを行なえることがわかる。

以上、本発明の実施例による半導体メモリ装置のアドレ
ス入力から、メモリセル信号の出力までの動作を記し、
それぞれの説明のなかで、それぞれの効果も簡単にのべ
た。また、説明ではカラム選択用のデコーダの説明は省
いたが、メモリの最大アクセス時間を決めるのは行（ｒ
ｏ−）　選択のデコ−ダであること、また容易に列（ｃ
ｏｌｕｍｎ）選択回路に展開できることは説明を要しな
いと考える。

以上説明した第１図の半導体メモリ装置の実施例によれ
ば、その主要回路がＢｉ−ＣＭＯ８回路で構成されてい
るため、高速動作と低消費電力の特性が得られる。

第３図は本発明の回路の他の実施例を示す回路図である
。第１図におけるデータ線負荷回路５１の他の実施例を
示している。異なる点はショットキ障壁ダイオードにか
わってバイポーラトランジスタＱ３０１．Ｑ３０２を用
いている。この回路によればＤＥＱがベースに接続され
エミッタがデータ１１ＲＤ１．Ｄ２に接続するのみでほ
ぼ、同様のイコライズ効果を達成できる。この回路の長
所はバイポーラトランジスタのコレクタが共通で分離の
必要がないために、占有面積が低減できることにある。

ここではバイポーラトランジスタについて説明したが、
Ｎ型ＭＯＳＦＥＴを用いてもよいことはいうまでもない
。

第４図は本発明の回路の他の実施例を示す回路図である
。第１図におけるメモリセルＭＣＡ１の他の実施例を示
している。第１図ではＰ型ＭＯＳＦＥＴＭＰ１．ＰＭ２
のソース電極をそれぞれノートＭ１．Ｍ２に、また、ゲ
ート電極をデータ線に接続したが第４図に示す実施例で
はデータ線をＤｌ。

Ｄ２とＤＩ’　、Ｄ２’　の２対に分離したことに特徴
がある。この様に分離するとメモリセルへのデータの読
出し／書込みと並行してデータの比較を行なえる。この
様な並列動作は高速動作の要求される連想メモリでは効
果を発揮する。

第５図は本発明の回路の他の実施例を示す回路図である
。第１図におけるメモリセルＭ　ＣＡ　１の他の実施例
を示している。第１図ではＰ型ＭＯ５ＦＩＥＴＭＰｉ、
ＰＭ２のソース電極をそれぞれノートＭｌ、Ｍ２に、ま
た、ゲート電極をデータ線に接続したが第５図に示す実
施例ではデータ線にソース電極を、ノードＭｌ、Ｍ２に
ゲート電極を接続したことに特徴がある。この様に接続
するとノートＭｌ、Ｍ２への一致回路からの影響を低減
できる特徴がある。

第６図は本発明の回路に用いる第１図に示したメモリセ
ルＭＣＡ１のレイアウト図をしめす。ここで、６２０は
Ｎ型埋め込み領域、６０７はＰ型ＭＯＳＦＥＴ、６０４
はバイポーラトランジスタのエミッタ、６０８，６１９
はＰ型ＭＯ３ＦＥＴのソース給電端子でＮ型埋込層６２
０から供給される端子である。また、６０９，６１６は
Ｎ型ＭＯＳＦＥＴで、６１０，６１６はソース給電端子
、６０１，６０３，６０５，６０６，６１５はゲート電
極である。６０２，６１１，６１２゜６２３はメモリセ
ル内の配線である。さらに、６１１．６１２には第１図
のデータ線対Ｄｉ。

Ｄ２が、６１５にはメモリセル選択線ＷＬＩが、６０４
には一致信号線Ｓ○１が接続される。

このレイアウトによればＰ型ＭＯＳＦＥＴとバイポーラ
トランジスタとが複合化されており、かつ、Ｐ型ＭＯＳ
ＦＥＴへの給電が基板埋込層から行なわれるので電源線
が削減できるのでメモリセル占有面積を低減できる。

第７図は本発明の実施例で示したバイポーラトランジス
タに適用するに好適なバイポーラトランジスタの構造を
示す平面図（レイアウト図）と断面構造図を示す。７０
０は基板Ｐ型半導体、７０１はＮ型埋込層、７０２はベ
ース領域、７０４は外部ベース領域、７０３はエミッタ
領域、７０５゜７０８はＳｉ酸化膜、７０６はベース引
出電極で多結晶Ｓｉ膜、７１０，７０９はベース、エミ
ッタ電極である。この構造は特開昭６３−２３２３６９
号公報に詳しく述べられているように占有面積同一のも
とでは周波数特性を劣化させることなく流せる最大電流
が大きく、大電流動作が必要な第３図に示すＱ３０１．
Ｑ３０２に適用すると特に高速化に効果がある。

〔発明の効果〕

以上説明したように、本発明によれば高速低消費電力の
半導体記憶集積回路を提供することができる。

また、本発明によれば回路動作の高速化に好適であると
ともに、消費電力低減に好適な連想メモリ装置を提供す
ることができる。

【図面の簡単な説明】

第１図は本発明の実施例による連想記憶回路を示し、第
２図は本発明の実施例である連想記憶回路の各都電圧の
時間変化を示し、第３図は第１図のデータ線負荷回路５
１の変形実施例の回路図を示し、第４図、第５図は第１
図のメモリセル阿ＣＡＬの変形実施例の回路図を示し、
第６図は第１図の実施例の回路を構成するのに好適なメ
モリセルＭＣＡｌのレイアウト図を示し、第７図は第１
図の実施例の回路を構成するのに好適なバイポーラトラ
ンジスタのレイアウト図および断面構造図を示し、第８
図は従来より公知である連想記憶集積回路の構成を示す
回路ブロック図である。

Claims (1)

1. 【特許請求の範囲】 １、入力バッファ回路、デコーダ、書き込み回路、読み
   出し回路、メモリセルアレー、および、読み出し信号と
   書き込み信号を伝達するデータ線対を備えた半導体記憶
   集積回路において、各データ線に接続された半導体素子
   は少なくとも２種類で、２対設けており、その一方はデ
   ータ線の電位が所定の電位から変化したときにはほぼ一
   定の導通抵抗を示し、他方はデータ線電位が所定の電位
   近づくと導通抵抗が急速に大きくなる特性を有しており
   、少なくとも、メモリセルへのデータ書き込み処理に引
   きつづいて上記第２の素子対を導通させることを特徴と
   する半導体記憶集積回路。 ２、入力バッファ回路、デコーダ、書き込み回路、読み
   出し回路、メモリセル、および、読み出し信号と書き込
   み信号を伝達するデータ線を備えた半導体記憶回路にお
   いて、入力データとメモリセルの記憶データとを比較し
   て、一致、不一致を検出し、一致したときには、一致デ
   ータ群の残りのデータと一致したことを示すデータとを
   出力し、不一致のときには、不一致であることを示すデ
   ータを出力する連想記憶集積回路であって、一致が検出
   されたときには残りのデータを読み出すためのメモリセ
   ルアレーの選択を行なうための一致信号増幅回路をバイ
   ポーラとＭＯＳＦＥＴの複合回路で構成し、一致検出信
   号線をあらかじめ所定の電位に設定しておき、その電位
   からの変化量を検出して第２のメモリセルアレーの選択
   信号を発生することを特徴とする半導体記憶集積回路。 ３、Ｐ型ＭＯＳＦＥＴとバイポーラトランジスタを含む
   メモリセルであって、Ｐ型ＭＯＳＦＥＴのソースへの給
   電がバイポーラトランジスタのコレクタに給電する基板
   埋め込み層を介して行なわれることを特徴とするメモリ
   セル。 ４、データ一致検出回路を内蔵するＰ型ＭＯＳＦＥＴを
   含むメモリセルであって、一致検出回路がＰ型ＭＯＳＦ
   ＥＴ２個とバイポーラトランジスタとで構成されており
   、Ｐ型ＭＯＳＦＥＴの下部にはバイポーラトランジスタ
   のコレクタ領域の基板埋め込み層が延在しており、Ｐ型
   ＭＯＳＦＥＴへの給電は上記基板埋込層を介して行なわ
   れることを特徴とするメモリセル。