JPH0778480A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 高速動作に適したセルフリセット回路をデコ
ード回路に用いながら、書き込み時の安定動作を確保す
るために遅延回路の遅延時間を可変としたデコード回路
を提供する。 【構成】 セルフリセット回路において出力信号20と同
相で所定の時間遅れたリセット信号31、32を発生する遅
延回路950の入力を出力信号20とパルス幅制御信号40と
し、パルス幅制御信号40が高レベルとなる時刻を変える
ことで出力信号20のパルス幅を変える。また、出力信号
20の電位を保持するラッチ回路201を付加する。 【効果】 出力信号20のパルス幅を入力信号10、11のパ
ルス幅より大きくできる。出力信号20の電位を保持する
ラッチ回路201を付加することで直流的に出力に電位を
与える素子400、401、200により出力電位20が下がるの
を防げる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路、さらに
詳しくは高速ＣＭＯＳメモリ回路に関する。

【０００２】

【従来の技術】半導体記憶装置の分野ではＣＭＯＳ回路
が広く用いられ、加工技術の微細化により高速化、高集
積化が達成されてきた。微細化にともなう問題点とし
て、アルファ線入射によるメモリLSIの情報破壊率(Soft
Error Rate 以下SERと略す)の増加が知られており、SR
AMにおいては、SERの増加を抑制する目的で、メモリセ
ルに容量を付加する、メモリセルのフリップフロップの
帰還回路の時定数を増すなどの対策が実施されている。
また、微細化と同時に回路的な工夫による高速化も進め
られてきた。このような回路的な工夫による高速化とし
て、同期回路を用いたメモリのアクセス時間の短縮とパ
イプライン動作の実現が提案されている。例えば、同期
式の高速CMOSメモリ回路として1990年 シンポジウム
オン ブイエルエスアイ サーキッツ ダイジェスト
オブ テクニカル ペーパーズ ページ49-50(1990 Sym
posium on VLSI Circuits ,Digest of Technical Paper
s ,pp49-50)の回路あるいは、アイ イー イー イー ジ
ャーナル オブ ソリッドステイト サーキッツボリュー
ム26 ナンバー11 1991年 ページ1577-1585(IEEE Jounal
of Solid-State Circuits ,Vol.26,No.11,November 19
91,pp1577-1585)の回路が知られている。これらの従来
回路では、回路をパルス動作させることで、通常のCMOS
回路に比べ入力容量を1/2程度とし、回路の高速化を達
成していた。またこのパルス動作のデコード回路のリセ
ットパルスあるいはポストチャージのためのパルスを、
出力信号の変化を検出して発生させることで、比較的低
電力で高速なパイプライン動作を実現していた。一方、
高速なパイプラインメモリのセンス回路の構成として
は、特開平2-3177の回路が知られている。特開平2-3177
の回路では、センスアンプの出力を記憶する記憶回路を
2つ設けることで、アクセス時間より短いサイクル時間
でデータを読み出す場合にアクセス時間が変動しても安
定にデータが読みだせる特性を実現していた。

【０００３】

【発明が解決しようとする課題】従来回路(IEEE Jounal
of Solid-State Circuits ,Vol.26,No.11,November 19
91,pp1577-1585)を用いて実効チャネル長0.5μｍのCMOS
デバイスでアクセス時間約4ns、(データの読み出しおよ
び書き込みの)サイクル時間2nsの同期式メモリが実現さ
れていた。しかし、さらに高速化、高集積化するために
加工技術の微細化をすすめると、SERの増加を抑制する
ためのメモリセルへの容量の付加あるいは、メモリセル
のフリップフロップの帰還時定数増加などの対策が必要
となる。これら、SER増加を抑制するのための対策はメ
モリセルへの書き込み時間の増加をともなう。すなわ
ち、微細なメモリセルを用いたメモリLSIにおいては、
アルファ線入射に対する信頼性を確保しようとすると、
データの読み出しのアクセス時間とデータの書き込み時
間を等しくすることが困難となってくる。このため、安
定動作のためには、ワード線のパルス幅を読み出し時と
書き込み時で変えて、書き込み時のパルス幅を、読み出
し時のそれより大きくすることが必要になる。しかしな
がら、従来のセルフリセット回路、ポストチャージ回路
をデコード回路に用いたメモリでは、信号のパルス幅が
遅延回路の遅延時間で決められるので、書き込み時と読
み出し時で、信号のパルス幅を変えることはできない。
つまり、アルファ線入射に対する信頼性を確保し安定に
動作させようとすると、書き込みのサイクル時間に合わ
せて、読み出し時のサイクル時間を大きくしなければな
らず、読み出しに合わせてサイクル時間を小さく設定す
ると、書き込み動作が不安定となるか、アルファ線入射
に対する信頼性を十分確保できなくなる。本発明の第一
の目的は、高速動作が可能なセルフリセット回路、ポス
トチャージ回路をデコード回路に用いながら、アルファ
線入射に対する信頼性を十分確保するために、読み出し
のサイクル時間と書き込みのサイクル時間を独立に設定
できるメモリ回路を提供することにある。また、特開平
2-3177では、BiCMOS回路でセンスアンプおよびセンスア
ンプの出力を記憶する記憶回路を構成しており、CMOS回
路を適用した場合については述べられていない。BiCMOS
メモリでは、高利得かつ高速のバイポーラ差動増幅器を
用いることで高速なセンスアンプおよび上記の記憶回路
を構成できるが、CMOSメモリでは利得の小さいMOS増幅
器で高速かつ安定な動作を実現しなければならない。本
発明の第二の目的は、CMOS回路で構成したパイプライン
メモリに好適なセンスアンプおよびセンスアンプの出力
を記憶する記憶回路を提供することにある。

【０００４】

【課題を解決するための手段】上記第一の目的を達成す
るために、本発明の一実施形態によれば、セルフリセッ
ト回路(ポストチャージ回路)において、遅延回路(950)
に遅延回路の遅延時間を制御する信号(40)を加え、この
信号(40)により出力信号(20)のパルス幅を可変とする。
(図1、図2参照) また、このパルス幅可変のセルフリセット回路(図1)
を、ワード線駆動回路(955)および書き込みのための列
選択回路(958)に用いるか、あるいは行デコーダ(954)お
よび列デコーダ(957)に用いてワード線駆動回路(955)お
よび列選択回路(958)をセルフリセット回路ではなく通
常のCMOS回路とすることで、書き込み時と読み出し時の
ワード線(35)および列選択線(39)のパルス幅を書き込み
時と読み出し時で異なる値とし、書き込み時のワード線
(35)および列選択線(39)のパルス幅を、読み出し時のそ
れより大きくする。(図3、図4参照) 上記第二の目的を達成するために、本発明の実施形態に
よれば、ラッチ型増幅回路を2組(961、962)用意し、ラ
ッチ型増幅回路の出力(68、69、72、73)をラッチ回路(8
40、841および843、844)で保持する。(図11、12参照)ラ
ッチ型増幅回路へセンスアンプ(505、506、507)の出力
信号(66、67)を取り込むための制御信号(70、74)を交互
に低レベル（以下"Lレベル"あるいは"L"）とし、また、
ラッチ型増幅回路の活性化信号(71、75)を交互に高レベ
ル（以下"Hレベル"あるいは"H"）とする。さらに、ラッ
チ型増幅回路の活性化信号(71、75)が"H"となって活性
化されている時間を、データ取り込み制御信号(70、74)
が"L"となっている時間より長く設定する。(図15参照)

【０００５】

【作用】本発明の代表的な実施形態(図1)では、信号を
リセットするMOS(301、102)が導通する時刻を、制御信
号(40)で遅らせることができるので、出力信号(20)のパ
ルス幅を大きくすることができる。この回路(図1)をワ
ード線駆動回路(955)および書き込みのための列選択回
路(958)に用いることで、書き込み時のワード線(35)お
よび列選択線(39)のパルス幅を、読み出し時のそれより
大きくできる。これにより、メモリセルへの容量の付加
あるいはメモリセルのフリップフロップの帰還時定数増
加等の対策を施したアルファ線入射に対する信頼性を確
保した微細メモリセルを用いても、安定な書き込み特性
を持った高速なパイプラインメモリが実現できる。(図
3) 本発明の実施形態(図11、12)によれば、ラッチ型増幅回
路を2組(961、962)用意し、ラッチ型増幅回路の出力(6
8、69、72、73)をラッチ回路(840、841および843、844)
で保持し、交互に動作させることで、それぞれのラッチ
型増幅回路(961、962)のサイクル時間を2倍とでき、ラ
ッチ型増幅回路の活性化信号(71、75)が"H"となって活
性化されている時間を、データ取り込み制御信号(70、7
4)が"L"となっている時間より長く設定できる。ラッチ
型増幅回路を活性化する時間を長く設定することで、セ
ンスアンプ(505、506、507)の出力信号(66、67)をMOS増
幅器(961、962)で電源電圧まで増幅することが可能とな
る。また、ラッチ型増幅回路(961、962)、ラッチ回路(8
40、841および843、844))を2組用意し交互にデータを記
憶することで、アクセス時間より短いサイクル時間でデ
ータを読み出す場合にアクセス時間が変動しても安定に
データが読みだせる特性が実現できる。

【０００６】

【実施例】図1に本発明のデコード回路の一実施例を示
し、図2に図1の回路の動作波形を示す。図1の回路は入
力10、11のNAND論理信号を30に出力するNAND回路と30の
信号と逆相の信号を20に出力するインバータ回路として
働く。高速化のために、以下の工夫がなされている。図
1の回路の、PMOS 400、401、NMOS 200は直流的に30、20
の電位を与えるための素子で、それぞれゲート幅はNMOS
100、101、PMOS 300に比べ十分小さく設計される。PMO
S 301、NMOS 102は十分大きなゲート幅に設計する。ま
た、出力20のパルス幅を可変とするために遅延回路950
にはパルス幅制御のための信号40が加えられる。

【０００７】図1の回路の動作を図2を用いて詳細に説明
する。図2の動作波形は出力20のパルス幅を大きくする
ために制御信号40を"L"とした場合の波形を示してい
る。入力10、11には図2のような"L"から"H"さらに"L"へ
と変化するパルスが入力され、出力20には"L"から"H"さ
らに"L"へと変化するパルスが出力される。同時にパル
ス幅制御信号40を"H"から"L"さらに"H"へと変化させ
る。入力10、11が"L"の状態では、30が"H"、20が"L"
で、31は"H"、32は"L"の状態にある。入力10、11が"L"
から"H"に変化すると、30は"L"に、20は"H"に変化す
る。20が"H"に変化しても、40が"L"の間はNAND回路804
の出力33は"H"に保たれる。また、20が"H"となることで
NMOS 201が導通となる。この状態から入力10、11が"H"
から"L"に変化すると、PMOS 400、401が導通する。しか
し、そのゲート幅は小さいので、PMOS 400、401の並列
のON抵抗は大きい。30の電位はPMOS 400、401の並列のO
N抵抗とNMOS 201のON抵抗の抵抗分割で決まる。PMOS 40
0、401の並列のON抵抗が大きいのでNMOS201のゲート幅
を比較的小さな値に設計しても30の電位を"L"に保持す
ることができる。30が"L"なので、PMOS 300は導通状態
で、20は"H"を保持する。すなわち、NMOS 201とPMOS 30
0でラッチ回路を構成することで、入力10、11が"L"か
ら"H"に変化し、20が"H"になった後は、入力10、11が"
H"から"L"に変化しても、入力10、11に関係なく20を"H"
を保持する特性が実現される。仮に、NMOS 201がない場
合は、40が"L"、31が"H"、32が"L"でPMOS 301、NMOS 10
2が非導通の状態であっても、入力10、11が"H"から"L"
に変化するとPMOS 400、401が導通し、30の電位はしだ
いに"H"へ、20の電位は次第に"L"へと変化しPMOS 400、
401と30の寄生容量、および200と20の負荷容量で決まる
時定数以上には20を"H"に保持できない。20を"H"から"
L"にリセットするには、PMOS 301、NMOS 102を導通させ
る。20が"H"、40が"L"の状態から、40が"L"から"H"に変
化すると、NAND回路804の出力33は"H"から"L"に変化
し、インバータ801、802の遅延時間分遅れて31が"H"か
ら"L"に変化し、さらに803の遅延分遅れて32が"L"から"
H"に変化する。31が"L"になり、PMOS 301が導通したと
き、NMOS 100、101は非導通になっているので、30の電
位は"L"から"H"に変化する。30が"H"になることでPMOS
300が非導通になり、32が"H"になると出力20は"H"から"
L"に変化する。20が"H"から"L"に変化することで、31
は"H"になり、32は"L"になる。31が"H"に、32が"L"にな
ることで、PMOS 301、NMOS 102が非導通になり、つぎに
入力10、11が、"L"から"H"に変化して、30が"H"から"
L"、20が"L"から"H"に変化しても、PMOS 301、NMOS 102
を通して貫通電流は流れない。以上説明したように20
が"H"から"L"に変化する時刻は、40が"L"から"H"に変化
した時刻から、NAND回路804、インバータ801、802、803
の遅延時間の後なので、40を"L"から"H"に変化させる時
刻を変えることで、20のパルス幅(20が"H"の期間)を任
意に設定できる。40が"H"に固定されている場合は、20
のパルス幅はNAND回路804、インバータ801、802、803の
遅延時間で決まり、従来のセルフリセット回路と同様に
動作することは言うまでもない。図1の回路を例えば、
ワード線の駆動回路に用いた場合の最も簡単な読み出
し、書き込み制御についてここで簡単に説明しておく。
読み出し状態では、40は常に"H"とし遅延回路950の遅延
時間によって決まるパルス幅でワード線(20)を駆動す
る。書き込み時には制御信号40を"H"から"L"さらに"H"
へと変化させることでワード線(20)のパルス幅を大きく
できる。また、図1の回路では高速化のために、以下の
工夫がなされている。PMOS 301、NMOS 102のゲート幅は
大きく設計されるが、NMOS 102、PMOS 301のゲート電極
はインバータ803、802の出力に接続され、インバータ80
2の入力は804、801を介して出力20で駆動され、804、80
1、802、803のサイズ比を804を一番小さく、801、802、
803の順番に大きく設計することで、804の入力容量は十
分小さくできる。PMOS 400、401、NMOS 200を十分小さ
く設計することで入力10、11、NAND出力30の容量は、そ
れぞれほぼNMOS 100、101、PMOS 300のゲート容量で表
される。すなわち通常のCMOS回路に比べ、負荷容量に供
給できる電流を同じとした場合には入力容量が1/2程度
となり、入力10、11が"L"の非選択状態から"H"の選択状
態となり、出力20が"L"から"H"に変化するときの遅延時
間が短縮され、高速動作が可能となる。以上説明したよ
うに、図1の本発明の回路では、入力信号10、11と出力
信号20をパルス信号とし、PMOS 400、401、NMOS 200の
ゲート幅をNMOS 100、101、PMOS300に対して十分小さく
し、ゲート幅の大きいPMOS 301、NMOS 102を設けて、そ
のゲートをNAND回路804、インバータ801、802、803で駆
動することで、高速動作を実現し、NMOS 201を設けてPM
OS 300とラッチ回路を構成し、NAND回路804の入力40が"
L"から"H"に変化する時刻を設計することで、出力20の
パルス幅を任意に設定できる特性を実現したことに特徴
がある。図1の回路では、1つの出力に1遅延回路の例を
示したが、ワードドライバのような直接周辺回路に図1
の回路を用いる場合は占有面積を小さく抑えることが必
要になるので遅延回路は2回路あるいは4回路に1回路と
することが望ましい。そのときの遅延回路も、図1の遅
延回路のインバータ回路をNOR回路等の論理回路で置き
換えて簡単に構成できる。図1の回路では、NAND回路950
の制御信号40を"L"とし、40が"L"から"H"に変化する時
刻を設計することで遅延回路950の遅延時間を制御する
例を示したが、例えば、遅延回路のインバータ回路のNM
OS、PMOSに直列に電流制限用のMOSを設けその電流制限
用のMOSのゲート電位を変えることでインバータのスイ
ッチング時に流れる電流を可変とする、あるいは遅延回
路のインバータ回路の出力と所定の容量との間に制御用
のMOSを設け、制御用のMOSをON、OFFすることで負荷容
量を可変とする等の手段で遅延時間を可変としても図1
の回路と同様の効果が得られることはいうまでもない。
また図1の回路で、NAND論理以外の論理関数を用いて
も、例えば、804をインバータ、801をNOR回路とし、制
御信号をNOR回路に加え、制御信号が"H"から"L"に変化
する時刻を設計すれば、図1の回路と同様の特性が得ら
れることもいうまでもない。さらに、NMOS 201とPMOS 3
00で構成されるラッチ回路も図1の回路の例にとどまら
ず、入力10、11が"L"となった後も出力20を"H"に保持で
きるよう構成されたものであれば図1の例に限らないこ
ともいうまでもない。

【０００８】図3に本発明のメモリ回路の一実施例を、
図4に図3の回路のタイミング図を示す。図3の951はチッ
プ外から加えられるクロック12からチップ内のクロック
34を発生させる回路を、953、956はアドレス信号13、14
をチップ内クロック34によりチップ内に取り込むアドレ
スバッファ回路を、954、957は従来のセルフリセット回
路を用いたデコード回路を、955、958は図1の回路を用
いたワードドライバ回路、列選択回路を、800はメモリ
セルを、959、970、971はセンスアンプを、960は書き込
み回路を、15は書き込みと読み出しの制御信号を、16は
書き込みデータを、35はワード線を、36、37はデータ線
を、39は列選択信号を、41、42はコモンデータ線を、4
3、44は書き込みコモンデータ線を、21、24はデータ出
力を、66、67はセンスアンプ959の出力を、NMOS 500、5
01、502はカラムアンプを、NMOS 503、504は書き込みト
ランスファMOSを示している。(簡単のためアドレス信号
は行アドレス、列アドレスとも各1信号13、14しか図示
せず残りは省略している。)外部のクロック12から951に
よりチップ内のクロック34を発生し、アドレス13、14を
取り込む。このアドレスバッファ953、956の信号をデコ
ード回路954、957でデコードし、さらに955、958でデコ
ードし、行と列を選択する。953、954、955、956、95
7、958の出力は、"L"が非選択、"H"が選択状態で、チッ
プ内クロック34が"H"から"L"になることで、それぞれの
信号は非選択から選択そして非選択状態へと変化する。
図3の回路では、アドレスバッファ953、956、デコード
回路954、957を従来のセルフリセット回路、ワード線駆
動回路955および列選択回路958を図1のパルス幅可変の
セルフリセット回路とした例を示している。

【０００９】図3の回路の動作をタイミング図4を用いな
がら説明する。図3の回路はクロック12が"H"の期間にア
ドレス信号、書き込み制御信号15、書き込みデータ信号
16をチップ内に取り込む回路として、図4にタイミング
を示している。すなわち、アドレス信号、書き込み制御
信号、書き込みデータ信号が確定した後、12が"L"から"
H"となり、12が"H"の期間アドレス信号、書き込み制御
信号、書き込みデータ信号を保持し、12が"H"から"L"に
変化した後、次のアドレス信号、書き込み制御信号、書
き込みデータ信号を与えるように制御する。図4に示す
ように読み出し動作では、外部クロック12が1サイクル
変化する間に一組のアドレスを外部から供給し、書き込
み動作では12が2サイクル変化する間に一組のアドレス
を供給する。読み出しサイクル(図4で外部クロック12上
にreadと表されているサイクル)では、外部クロック12
が"H"となると毎サイクル、内部クロック34が"L"となり
アドレス信号がアドレスバッファ回路に取り込まれ行と
列が選択されセンスアンプ959を経てデータが読みださ
れる(簡単のため図4ではセンスアンプの制御信号、出力
のタイミング波形を省略している)。一方、書き込みサ
イクル(図4でwrite、waitと表されているサイクル)で
は、書き込み制御信号15が"L"となり、これをチップ内
に取り込んだ次のサイクルつまり書き込みの2サイクル
目(図4でwaitと表されているサイクル)では内部クロッ
ク34を発生しないようにする(12が"H"となっても34は"
H"のままで変化しない)。また、書き込みの1サイクル目
(図4でwriteと表されているサイクル)では、15が"L"の
状態で、12が"L"から"H"となり、34が"H"から"L"となる
ことで、パルス幅制御信号40を"L"とする。ワード線3
5、列選択信号39が"H"となる前に、パルス幅制御信号40
を"L"とし、35、39が"H"となった後所定の時間経ってか
ら40を"H"とする。これにより、書き込み時のワード線3
5、列選択信号39のパルス幅を読み出し時のパルス幅よ
り大きくすることができる。このように、ワード線35、
列選択信号39のパルス幅を大きくしても、書き込みの2
サイクル目では、12が"H"となっても内部クロック34は
変化せず"H"のままなのでアドレス信号、書き込みデー
タは取り込まれず、2重選択は起きない。以上説明した
ように、図3の回路では、図1のパルス幅可変のセルフリ
セット回路をワード線駆動回路955および列選択回路958
に用いることで、書き込み時のワード線35、列選択信号
39のパルス幅を読み出し時のパルス幅より大きくする特
性を実現し、アドレス、書き込みデータを取り込むため
の内部クロック34を書き込みサイクルの2サイクル目は
発生しないことで、ワード線、列選択信号線の2重選択
を避けたことに特徴がある。図3の回路では、ワード線
駆動回路955および列選択回路958を図1の回路とした例
を示したが、行デコーダ954および列デコーダ957を図1
の回路とし、ワード線駆動回路955および列選択回路958
をセルフリセット回路ではなく通常のCMOS回路とするこ
とで、書き込み時と読み出し時のワード線35および列選
択線39のパルス幅を書き込み時と読み出し時で異なる値
とすることも可能である。図3の回路は直接周辺回路も
セルフリセット回路とするので高速ではあるが、回路規
模が大きくなるのに対し、直接周辺回路を通常のCMOS回
路とした場合は、回路規模が小さくなり占有面積を小さ
くできる。

【００１０】図5に本発明の内部クロック発生回路(図3
の951)の一実施例、図6に図5の回路の動作波形を示す。
図5の47は書き込み時のサイクル制御の信号で47が"L"の
場合は、図5の回路は読みだし時と書き込み時の1サイク
ル目にはクロック入力12と逆相の信号をチップ内部のク
ロック34に出力するインバータ回路として働き、書き込
み時の2サイクル目にはクロック入力12が変化しても34
は"H"を保持する回路として働く。47が"H"の場合は、書
き込み時、読み出し時ともに毎サイクル12が変化すると
チップ内クロック34を発生する。書き込み時のサイクル
制御信号47を設けることで、書き込み時のワード線35、
列選択信号39のパルス幅に対しても外部クロック12のサ
イクル時間が十分長い場合には、書き込みサイクルを12
の2サイクル分にせずに読みだし、書き込みともに外部
クロック12の1サイクルとする使用法も可能になる利点
がある。図6には47が"L"で書き込みの場合について示し
ている。

【００１１】図5の回路の動作を図6を用いて詳細に説明
する。入力12には図6のような"L"から"H"さらに"L"へと
変化するクロックが入力され、書き込み制御信号15は12
の1サイクル目が"H"になる前に"L"とし12の2サイクル目
が"H"になる前に"H"とする。1サイクル目では12が"H"に
なるとNMOS 103が導通し出力34は"L"になる。このとき
リセット信号45は"H"、46は"H"の状態で、12が"H"にな
ると817、806、807、808、809の遅延時間遅れてリセッ
ト信号45が"L"へと変化し、NMOS 104が非導通、PMOS 30
2が導通となり34が"H"にもどる。また、15が"L"の状態
で12が"H"となることで、50が"L"、52が"H"へと変化し5
1が"L"となる。51が"L"になることで、46が"L"になる。
これにより12が"L"にもどり53が"H"となっても54は"H"
を保持し、リセット信号45も"L"を保持する。45が"L"の
ままなので、クロック12の2サイクル目が"H"となっても
34は"L"に変化せず"H"を保つ。このとき、書き込み制御
信号15は"H"になっているので49が"L"、51が"H"へと変
化し52が"L"となる。51が"H"となることで、46が"H"と
なり、クロック12が"L"にもどり53が"H"となると54は"
L"となる。54が"L"となることでリセット信号45も"H"と
なり次のクロック12の"L"から"H"への変化を検出できる
状態となる。以上説明したように、図5の回路では、書
き込み制御信号15をフリップフロップ(811、812、813、
814)に記憶してリセット信号45を制御し、出力34を外部
クロック12とリセット信号45のNAND論理として書き込み
時の2サイクル目には内部クロック34を発生しない特性
を実現したこと、書き込みサイクル制御の信号47を設け
ることで、外部クロック12のサイクル時間が十分長い場
合に、書き込みサイクルを外部クロック12の1サイクル
とする使用法も可能にしたことに特徴がある。図6で
は、外部クロック12の1サイクル目で書き込み制御信号1
5を"H"にもどし、書き込みを外部クロック12の2サイク
ルで完了する例を示したが、書き込み制御信号15を"H"
とするタイミングを外部クロック12の2サイクル目とす
れば、書き込みを外部クロック12の3サイクルで完了す
ることができるなど、容易に書き込みのサイクル時間を
変更できる。また、図5の回路では、外部クロック12が"
H"の状態で内部にアドレスを取り込むためのクロック回
路の例であるが、12が"L"の状態で内部にアドレスを取
り込むためのクロック回路も図5の回路と同様の回路で
構成できることはいうまでもない。

【００１２】図7にアドレスバッファ回路(図3の951、95
6)の一例を示す。図7の回路はアドレス信号13を内部ク
ロック34で取り込み、13が"H"か"L"かにより、22か23
の"H"のパルスを発生する回路である。図1の回路と同様
に100番台のNMOSは出力22、23のリセットのための素子
で、高速化のためにゲート幅は大きく設計される。200
番台のNMOSは直流的に出力の電位を与えるための素子
で、100番台のNMOSに比べゲート幅は小さく設計され
る。遅延回路の遅延時間制御の信号を除いて、図7の回
路の動作は図1の回路と同様なので詳細な説明は省略す
る。

【００１３】図8に本発明のパルス幅制御信号発生回路
(図3の952)の一実施例、図9に図8の回路の動作波形を示
す。図8の回路は書き込み制御信号15が"L"の状態で内部
クロック34が"L"に変化した場合に、57に"H"、40に"L"
のパルスを発生する。図1、図7の回路と同様に100番台
のNMOS、300番台のPMOSは出力のスイッチングのための
素子で、高速化のためにゲート幅は大きく設計される。
200番台のNMOS、400番台のPMOSは直流的に出力の電位を
与えるための素子で、100番台のNMOS、300番台のPMOSに
比べゲート幅は小さく設計される。

【００１４】図8の回路の動作を図9を用いて説明する。
書き込み制御信号15が"L"の状態で内部クロック34が"L"
に変化すると57は"L"から"H"さらに"L"へと変化する。5
7のパルス幅は遅延回路827、828、829、830の遅延時間
で決まる。高速な読みだしサイクルのために、内部クロ
ック34のパルス幅は小さいほうが望ましい。一方、図
3、図4の説明で述べたように、パルス幅制御信号40はワ
ード線35、列選択線39が"H"に変化する前に"L"とし、3
5、39が"H"となってから所定の時間後に"H"としなけれ
ばならず、40のパルス幅は34のパルス幅より大きくなけ
ればならない。例えば、内部クロック34、デコード信
号、読み出し時のワード線35、列選択線39のパルス幅を
全てインバータ4段分の遅延時間程度とし、安定動作の
ために書き込み時に35、39が"H"となる前にパルス幅制
御信号40を"L"とするときの余裕をインバータ3段分の遅
延時間程度とるとすると、書き込み時の35、39のパルス
幅を読み出し時の2倍のインバータ8段分の遅延時間程度
とするためには、40のパルス幅は約インバータ7段分の
遅延時間が必要になる。このように内部クロック34のパ
ルス幅とパルス幅制御信号40のパルス幅を変える必要が
あるので、図1の回路と同様に以下の工夫がなされてい
る。1段目の出力57が"H"となり40が"L"に変化した後
は、57が"L"になっても、リセット信号60が"L"になりPM
OS 309が導通するまでは、40が"L"を保持できるようイ
ンバータ831、NMOS 208、PMOS 403、404でラッチを構成
している。出力57が"H"となり40が"L"になると、インバ
ータ831の出力59が"H"となる。59が"H"となることで、P
MOS 403が非導通、NMOS 208が導通状態になり、57が"L"
になってPMOS 404が導通しても、40には"L"が出力され
る。40が"L"に変化してから、831、832、833、834、83
5、836、837、838の遅延時間分遅れて、リセット信号60
が"L"になりPMOS 309が導通し、40が"H"となる。40が"
H"にもどってから、次に57を"H"とすることができる最
小の時間は、60が"H"にもどってPMOS 309が非導通にな
るまでの時間なので、図8の回路では、サイクル時間の
短縮のために、以下の工夫がなされている。40が"H"に
なってから60が"H"になる時間を短縮するために、遅延
回路の中間に出力信号40と遅延回路の中間出力61との論
理をとる835を設ける。これにより、40が"H"になり、83
1、832、833、834の遅延時間分遅れて61が"H"になるの
と同時に、835、836、837、838の遅延時間分遅れてリセ
ット信号60も"H"になる。図8のようにラッチ回路と遅延
回路を一組の回路とすると、図8の1段目の回路と2段目
の回路を距離が離れたところに配置しても長距離の配線
は、1段目の出力57だけでよくなるという利点がある。
また、パルス幅制御信号40はワード線35、列選択線39
が"H"に変化する前に"L"としなければならないことを説
明したが、図8の回路のように、セルフリセット回路を
用いることで、高速動作が可能になる。さらに、読み出
し動作から書き込み動作あるいは書き込み動作から読み
出し動作へ移る場合には、パルス幅制御信号40は、読み
出しのアドレスに対応するワード線35、列選択線39のパ
ルスと書き込みのアドレスに対応するワード線35、列選
択線39のパルスの間の期間(全てのワード線、列選択線
が非選択状態の"L"の期間)に変化しなければならず、電
源電圧変動、温度変動等により遅延時間が変動しても、
安定な書き込み、読み出し動作を実現するためにはパル
ス幅制御信号40の遅延時間のバラツキの絶対値を小さく
抑える必要がある。このためにも、図8の回路のよう
に、セルフリセット回路を用い、パルス幅制御信号発生
回路の遅延時間を小さくすることで、遅延時間のバラツ
キの絶対値を小さくすることが有効である。以上説明し
たように、図8の回路では、パルス幅制御信号40をセル
フリセット回路で発生し、パルス幅制御信号発生回路の
遅延時間を小さくすることで、遅延時間のバラツキの絶
対値を小さくし、高速の読み出し、書き込みの切り替え
を実現したこと、内部クロック34とパルス幅制御信号40
のパルス幅を変えるためにラッチ回路を付加したこと、
遅延回路の中間段にパルス幅制御信号を入力とする論理
回路を加え、パルス幅制御信号のパルス幅は大きく、リ
セットパルスのパルス幅だけを小さくし高速サイクル動
作を容易にしたことに特徴がある。図8では、パルス幅
制御信号40を2段の回路で発生する例を示したが、40の
負荷容量により段数を最適化することはもちろんであ
る。40の負荷容量は図3の場合、直接周辺回路の全ての
回路の遅延回路の入力容量の和となる。遅延回路の1段
目はゲート幅を小さく設計するので、メモリ容量が大き
くなければ、40の負荷容量は大きくならず、図3のよう
に全ての回路を図8の回路で駆動できるが、メモリ容量
が大きく、直接周辺回路の数が多い場合には、アドレス
信号と論理を作ってパルス幅制御信号を発生すればパル
ス幅制御信号線の充放電電流を低減できることはいうま
でもない。

【００１５】図10に1段目のセンスアンプの一例を示
す。図10の800はメモリセル、35はワード線、36、37は
データ線、39は列選択線、41、42はコモンデータ線、4
3、44は書き込みコモンデータ線を示している。63には3
9が"H"になり41、42に信号が出力されはじめる時刻に"
H"になる制御信号を加え、PMOS 605、606によるプリチ
ャージ、607によるイコライズをやめる。図10の回路の
特徴は、データ線の負荷PMOS 603、604と600、601を設
け、603、604のゲート電極には列選択信号39を加え、60
0、601のゲート電極は対になるデータ線の信号を加えた
ことである。これにより、データの読み出し時、書き込
み時ともにに正の電源(Vcc)からデータ線に流れる直流
電流を零とでき、また、書き込み時には、一方のデータ
線をGND電位とすることで、他方は、データ線信号をゲ
ートに加えたPMOSが導通し、リーク電流あるいはノイズ
によりデータ線電位が下がることが防げる。

【００１６】図11に本発明の2段目センスアンプの一例
を、図15に制御信号の波形を示す。図11の回路はコモン
データ線41、42の信号を増幅し66、67に伝達し、さらに
961、962を交互に動作させて66、67の信号を電源電圧ま
で増幅する。66、67の信号を電源電圧まで増幅するため
に、以下の工夫がなされている。ラッチ型増幅回路を2
組(961、962、ここで962は961と同じ回路)用意し、ラッ
チ型増幅回路へ2段目センスアンプ(505、506、507)の出
力信号66、67を取り込むための制御信号70、74を交互
に"L"とし、また、ラッチ型増幅回路の活性化信号71、7
5を交互に"H"とし、ラッチ型増幅回路の活性化信号71、
75が"H"となって活性化されている時間を、データ取り
込み制御信号70、74が"L"となっている時間より長く設
定している。

【００１７】図11の回路の動作を図15を用いて説明す
る。63(図10)が"H"になることで、41、42に電位差が生
じ、64、65を"H"とすることで66、67にも電位差が生じ
る。(63、64、65は時刻をずらし順番に"H"とすることが
望ましいが、図を簡単にするために同時刻として示して
いる。）66、67に電位差が生じる時刻に70を"L"とし、6
6、67の信号を961に取り込む。同時に、71を"H"としラ
ッチ型増幅器961を活性化して取り込んだ信号を増幅す
る。41、42の電位差が零になる時刻に63、64、65を"L"
として、66、67をイコライズし、70を"H"としラッチ型
増幅器961と66、67を切り離す。70を"H"としラッチ型増
幅器961と66、67を切り離すことで、71のパルス幅と6
3、64、65のパルス幅を独立に設定できるようになる。
また、ラッチ型増幅回路961、962を交互に使うので、71
のパルス幅を大きく設定でき、取り込んだ66、67の信号
を電源電圧程度まで増幅することができる。

【００１８】図12に図11の回路の出力68、69、72、73の
信号を記憶するラッチ回路の一例を示す。図12の回路は
68、69、72、73の信号をラッチ回路840、841、843、844
で保持し、保持しているデータを制御信号76、77で出力
21、24に出力するよう働く。図11の回路の出力68、69、
72、73はイコライズされているときは正の電源(Vcc)2の
電位になっているので図12の回路で記憶した信号は68、
69、72、73のイコライズで破壊されることなく保持され
る。また、76、77を"L"とすることでデータを外部に出
力することができる。

【００１９】図13に本発明の制御信号70、71、74、75
(図11)の発生回路の一例を、図16に制御信号の波形を示
す。図13の回路は図8の回路と同様の回路で制御信号7
0、71、74、75(図11)を発生するところに特徴がある。
クロック信号84と選択信号82、83のNAND信号を70、74と
し、70、74の信号をラッチ回路を付加したセルフリセッ
ト回路に入力してその出力信号を71、75とする。964は9
63と同じ回路を示している。ラッチ回路を付加したセル
フリセット回路を用いることで、パルス幅の大きな71、
75の信号を70、74の信号から発生している。

【００２０】図14に図13の回路の選択信号82、83の発生
回路の一例を示す。図14の回路はチップ外部からアドレ
ス信号とともに供給される選択信号17をクロック12でフ
リップフロップ855、856、857、858に取り込み、図11の
回路を動作させる時刻にあうよう遅延回路965、966で遅
らせ、図13の82、83に信号を供給する。チップ外部か
ら、活性化する記憶回路(図10の961、962)を指定できる
ので、所定のアドレスに対応するデータ出力を図12の78
に記憶するのか、80に記憶するのか指定できる。これに
より76、77のどちらを"L"とすれば対応するデータ出力
が得られるかメモリのユーザが判断でき、制御回路が単
純になるという利点が得られる。

【００２１】

【発明の効果】以上説明したように本発明によれば、セ
ルフリセット回路をデコーダに用いながら、読みだしサ
イクルと書き込みサイクルを独立に設定でき、また、CM
OSデバイスを用いながらアドレスアクセス時間が変動し
ても安定な高速読みだしサイクルが可能な高信頼性のメ
モリが実現できる。

【図面の簡単な説明】

【図１】本発明の実施例を示すデコード回路の図であ
る。

【図２】図１の動作波形の概略図である。

【図３】本発明のメモリ回路の一例を示す図である。

【図４】本図３のタイミング波形の概略図である。

【図５】本発明のクロック発生回路の一例を示す図であ
る。

【図６】図５の動作波形の概略図である。

【図７】アドレスバッファ回路の一例を示す図である。

【図８】本発明のパルス幅制御信号発生回路の一例を示
す図である。

【図９】図８の動作波形の概略図である。

【図１０】センスアンプ回路の一例を示す図である。

【図１１】センスアンプ回路の一例を示す図である。

【図１２】ラッチの一例を示す図である。

【図１３】図１１の制御信号発生回路の一例を示す図で
ある。

【図１４】図１３の回路の選択回路の一例を示す図であ
る。

【図１５】本発明の回路図１１の制御信号の動作波形の
概略図である。

【図１６】回路図１３の動作波形の概略図である。

【符号の説明】

1…GND端子、2…正の電源端子、10、11…信号入力、1
2、34、84…クロック信号、13、14…アドレス信号、15
…書き込み制御信号、16…書き込みデータ、17…外部入
力ラッチ型増幅回路の選択信号、20、22、23…信号出
力、21、24…データ出力、30…NAND出力、31、32、45、
55、56、58、60、86…リセット信号、33、85…遅延信
号、35…ワード線、36、37…データ線、39…列選択信
号、40…パルス幅制御信号、41、42…コモンデータ線、
43、44…書き込みコモンデータ線、46、48、49、50、5
1、52、53、54、57、59、61、62、78、79、80、81、8
7、88…説明のために番号を付けた回路内部の端子、47
…書き込みサイクル制御信号、63、64、65、70、71、7
4、75…センスアンプの制御信号、68、69、72、73…ラ
ッチ型増幅回路の出力、76、77…ラッチ回路の出力制御
信号、82、83…ラッチ型増幅回路の選択信号、100番台
…ゲート幅大のNMOSトランジスタ、200番台…ゲート幅
小のNMOSトランジスタ、300番台…ゲート幅大のPMOSト
ランジスタ、400番台…ゲート幅小のPMOSトランジス
タ、500番台…NMOSトランジスタ、600番台…PMOSトラン
ジスタ、700…容量、800…メモリセル、801、802、80
3、807、808、809、810、816、817、818、819、820、82
1、822、823、824、825、826、827、828、829、830、83
1、832、833、834、836、837、838、839、842、846、84
7、848、849、851、852、853、854…インバータ回路、8
04、806、811、812、813、814、815、840、841、843、8
44、845、850、855、856、857、858…NAND回路、835、
…NOR回路、950、965、966…遅延回路、951…クロック
発生回路、952…パルス幅制御信号発生回路、953、956
…アドレスバッファ、954、957…デコード回路、955…
ワードドライバ、958…列選択回路、959、970、971…セ
ンスアンプ、960…書き込み回路、961、962…ラッチ型
増幅回路、963、964…センスアンプ制御信号発生回路、

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/409 Ｈ０３Ｋ 5/13 Ｇ１１Ｃ 11/34 ３１１ ３５４ Ａ (72)発明者 佐々木 勝朗 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (7)

【特許請求の範囲】
1. 【請求項１】NMOSトランジスタとPMOSトランジスタから
   なり、ゲート電極に第1の入力信号が加えられる第1のCM
   OS回路の第1の出力に、第1のMOSトランジスタのドレイ
   ン電極を接続し、第1のMOSトランジスタのゲート電極に
   第1の出力信号と同相で、所定の時間遅れた信号を加え
   る回路において、上記第1のMOSトランジスタのゲート信
   号は第1の出力信号を入力に含む第1の遅延回路で発生
   し、第1の遅延回路の遅延時間を可変としたことを特徴
   とする半導体集積回路。
2. 【請求項２】請求項１記載の半導体集積回路であって、
   上記第1の遅延回路の遅延時間を可変とするために、遅
   延時間制御のための第1の制御信号と第1の出力信号の論
   理関数を用いたことを特徴とする半導体集積回路。
3. 【請求項３】請求項１記載の半導体集積回路であって、
   上記第1の遅延回路の遅延時間を可変とするために、第1
   の出力信号の電位を保持するラッチ回路を用いたことを
   特徴とする半導体集積回路。
4. 【請求項４】半導体集積回路であって、複数のメモリセ
   ルを含むメモリマトリックスと、アドレス信号に応答し
   て上記メモリマトリックスのメモリセルの少なくともひ
   とつを選択するアドレス手段と、上記選択されたメモリ
   セルからの信号を増幅するセンスアンプを具備するメモ
   リ回路において、上記アドレス手段に、ゲート電極に第
   1の入力信号が加えられる第1のCMOS回路の第1の出力に
   第1のMOSトランジスタのドレイン電極を接続し第1のMOS
   トランジスタのゲート電極に第1の出力信号と同相で所
   定の時間遅れた第1のリセット信号を加える第1の回路を
   含み、データの読み出し時と書き込み時でメモリマトリ
   ックスのワード線あるいは列選択信号線が選択状態にあ
   る期間を異なる値に設定したことを特徴とする半導体集
   積回路。
5. 【請求項５】請求項４記載の半導体集積回路であって、
   上記アドレス手段は、基準クロック信号から発生した第
   1の内部クロック信号に応答してアドレス信号を取り込
   み、第1の内部クロック信号は、少なくとも基準クロッ
   ク信号と書き込み制御信号から発生し、第1の内部クロ
   ック信号のサイクル時間は、データの読み出し時には基
   準クロック信号と等しく、書き込み時には基準クロック
   信号のサイクル時間より大きくしたことを特徴とする半
   導体集積回路。
6. 【請求項６】請求項４記載の半導体集積回路であって、
   データの読み出し時と書き込み時でメモリマトリックス
   のワード線あるいは列選択信号線が選択状態にある期間
   を異なる値に設定するために、上記第1の回路の第1のリ
   セット信号は、第1の回路の出力を入力に含む第1の遅延
   回路で発生し、第1の遅延回路の遅延時間を可変とした
   ことを特徴とする半導体集積回路。
7. 【請求項７】半導体集積回路であって、複数のメモリセ
   ルを含むメモリマトリックスと、アドレス信号に応答し
   て上記メモリマトリックスのメモリセルの少なくともひ
   とつを選択するアドレス手段と、上記選択されたメモリ
   セルからの信号を増幅するセンスアンプと、上記センス
   アンプの出力にその入力が接続された第1の記憶回路
   と、上記センスアンプの上記出力にその入力が接続され
   た第2の記憶回路を具備するメモリ回路において、上記
   第1および第2の記憶回路は、それぞれ上記センスアンプ
   の出力信号を取り込む第1の制御信号と、取り込んだ信
   号を増幅するための第2の制御信号で制御され、上記第2
   の制御信号の活性化期間を、第1の制御信号の活性化期
   間以上に大きく設定したことを特徴とする半導体集積回
   路。