JPH04186763A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04186763A JPH04186763A JP2315608A JP31560890A JPH04186763A JP H04186763 A JPH04186763 A JP H04186763A JP 2315608 A JP2315608 A JP 2315608A JP 31560890 A JP31560890 A JP 31560890A JP H04186763 A JPH04186763 A JP H04186763A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要］
エミッタホロワの出力段の抵抗素子を半導体基板に形成
した半導体装置に関し、 素子面積を増加することなく発振に対する位相マージン
を大きくすることを目的とし、一導電型半導体基板に設
ｋｊられたエミッタホロワ出力段回路のトランジスタの
エミッタと接地線との間に一導電型の抵抗素子を介在さ
せるとともに、該抵抗素子の下の反対導電型埋込層をト
ランジスタのベース又はエミッタに導通したことを含み
構成する。
した半導体装置に関し、 素子面積を増加することなく発振に対する位相マージン
を大きくすることを目的とし、一導電型半導体基板に設
ｋｊられたエミッタホロワ出力段回路のトランジスタの
エミッタと接地線との間に一導電型の抵抗素子を介在さ
せるとともに、該抵抗素子の下の反対導電型埋込層をト
ランジスタのベース又はエミッタに導通したことを含み
構成する。
Ｃ産業上の利用分野〕
本発明は、半導体装置に関し、より詳しくは、エミッタ
ホロワの出力段の抵抗素子を半導体基板に形成した半導
体装１に関する。
ホロワの出力段の抵抗素子を半導体基板に形成した半導
体装１に関する。
近年の半導体装置は低消費電流で、高精度特性が要求さ
れており、出力段の抵抗素子も高抵抗値、高精度でなけ
ればならない、そのためには、抵抗素子の面積を大きく
する必要があり、それを形成する領域の面積も大きくな
る。
れており、出力段の抵抗素子も高抵抗値、高精度でなけ
ればならない、そのためには、抵抗素子の面積を大きく
する必要があり、それを形成する領域の面積も大きくな
る。
エミッタホロワ出力段に抵抗を接続する回路の一例とし
て、第５図に示すような構成の増幅回路が提案されてい
る。
て、第５図に示すような構成の増幅回路が提案されてい
る。
この増幅回路は、基準電圧Ｒｅｆを入力する差動増幅入
力段回路５１と、レベルシフト回１５２と、エミッタホ
ロワ出力段回路５３を有しており、これらの回路は半導
体基板にモノリシックに形成されている。
力段回路５１と、レベルシフト回１５２と、エミッタホ
ロワ出力段回路５３を有しており、これらの回路は半導
体基板にモノリシックに形成されている。
ところで、エミッタホロワ出力段回路５３は、ｎｐｎト
ラシジスタＱ４のコレクタを電源電圧■αに接続すると
ともに、２つの抵抗素子Ｒ１、Ｒ７、を介してそのエミ
ッタを接地ｗＡＧＮＤに接続したもので、エミッタと抵
抗の接続点Ａから、Ｖｏｕｔ＝ＶＲｅｆ ・ （Ｒ＋
十Ｒ２）／Ｒ２の関係を有する電圧■。アを出力する
ように構成されている。
ラシジスタＱ４のコレクタを電源電圧■αに接続すると
ともに、２つの抵抗素子Ｒ１、Ｒ７、を介してそのエミ
ッタを接地ｗＡＧＮＤに接続したもので、エミッタと抵
抗の接続点Ａから、Ｖｏｕｔ＝ＶＲｅｆ ・ （Ｒ＋
十Ｒ２）／Ｒ２の関係を有する電圧■。アを出力する
ように構成されている。
ここで、半導体基板に形成される出力段の抵抗ＲＩ、Ｒ
ｘの構造の一例を示すと、第６図に示すようになる。
ｘの構造の一例を示すと、第６図に示すようになる。
即ち、Ｐ型半導体基板６１の表面にｎ°型埋込層６２が
形成され、その上にエピタキシャル成長法によりｎ型半
導体層６３が積層されており、このｎ型半導体層６３の
上層部に帯状のｐ層抵抗素子Ｒ１、Ｒ，を形成するよう
にしているが、ｐ層抵抗素子Ｒ１、Ｒ，に対してｎ型半
導体層６３が低電位とならないようにする必要がある。
形成され、その上にエピタキシャル成長法によりｎ型半
導体層６３が積層されており、このｎ型半導体層６３の
上層部に帯状のｐ層抵抗素子Ｒ１、Ｒ，を形成するよう
にしているが、ｐ層抵抗素子Ｒ１、Ｒ，に対してｎ型半
導体層６３が低電位とならないようにする必要がある。
このため、ｎ型半導体層６３の上面から埋込層６２に到
るｎ゛型の拡散層６４を形成して、ｐ層抵抗素子Ｒ１、
Ｒ，よりも高い電圧、即ち電源電圧ＶＣＣを拡散層６４
と、埋込層６２を介し、ｎ型半導体層６３に印加するよ
うにしている。
るｎ゛型の拡散層６４を形成して、ｐ層抵抗素子Ｒ１、
Ｒ，よりも高い電圧、即ち電源電圧ＶＣＣを拡散層６４
と、埋込層６２を介し、ｎ型半導体層６３に印加するよ
うにしている。
なお、符号６５は、抵抗素子Ｒ＋ 、Ｒｚを他の素子か
ら分離するためのｐ型アイソレーシッンを示している。
ら分離するためのｐ型アイソレーシッンを示している。
しかし、上記した半導体装置の低消費電流化を図る場合
に、出力段の抵抗素子Ｒ１、Ｒ，の面積を増やしてその
素子を高抵抗にすると、抵抗素子Ｒ＋、Ｒ＊とｎ型半導
体層６３との接合容量Ｃｒｅが増えることになる。
に、出力段の抵抗素子Ｒ１、Ｒ，の面積を増やしてその
素子を高抵抗にすると、抵抗素子Ｒ＋、Ｒ＊とｎ型半導
体層６３との接合容量Ｃｒｅが増えることになる。
この結果、抵抗素子Ｒ１、Ｒｚの接合容量Ｃｒｅを無視
できなくなり、エミッタホロワ出力段回路５３は第７図
に示すような等価回路となり、出力段のエミッタと電源
電圧ＶＣＣとの間の負荷容量が増えることになる。
できなくなり、エミッタホロワ出力段回路５３は第７図
に示すような等価回路となり、出力段のエミッタと電源
電圧ＶＣＣとの間の負荷容量が増えることになる。
このため、利得、位相は第８図に示すような周波数特性
になり、発振に対する位相マージンが極めて小さくなり
、発振し易くなるといった問題が生じる。
になり、発振に対する位相マージンが極めて小さくなり
、発振し易くなるといった問題が生じる。
これに対して、レベルシフト回路５２における第三のト
ランジスタＱ３のベース・コレクタ間に接続されるキャ
パシタＣ１の容量を増やして位相マージンを大きくする
ことも可能であるが、容量を増加する分だけキャパシタ
Ｃ１の面積が大きくなり、半導体装置の小型化に支障を
きたす。
ランジスタＱ３のベース・コレクタ間に接続されるキャ
パシタＣ１の容量を増やして位相マージンを大きくする
ことも可能であるが、容量を増加する分だけキャパシタ
Ｃ１の面積が大きくなり、半導体装置の小型化に支障を
きたす。
本発明はこのような問題に鑑みてなされたものであって
、素子面積を増加することなく発振に対する位相マージ
ンを大きくすることができる半導体装置を提供すること
を目的とする。
、素子面積を増加することなく発振に対する位相マージ
ンを大きくすることができる半導体装置を提供すること
を目的とする。
上記した課題は、第１．６図に例示するよう゛に、一導
電型半導体基板６１の上に、反対導電型埋込層６２を介
して反対導電型半導体層６３を設けるとともに、該反対
導電型半導体層６３の上層部に一導電型抵抗素子層Ｒ１
、Ｒ，を設けた半導体装置において、前記一導電型半導
体基板６１に形成されたエミッタホロワ出力段回路のト
ランジスタＱ４のエミッタと接地線ＧＮＤの間に前記一
導電型抵抗素子層Ｒ＋ 、Ｒｚを介在させるとともに、
該トランジスタＱ４のエミッタを前記反対導電型埋込層
６３に導通させたことを特徴とする半導体装置によって
達成する。
電型半導体基板６１の上に、反対導電型埋込層６２を介
して反対導電型半導体層６３を設けるとともに、該反対
導電型半導体層６３の上層部に一導電型抵抗素子層Ｒ１
、Ｒ，を設けた半導体装置において、前記一導電型半導
体基板６１に形成されたエミッタホロワ出力段回路のト
ランジスタＱ４のエミッタと接地線ＧＮＤの間に前記一
導電型抵抗素子層Ｒ＋ 、Ｒｚを介在させるとともに、
該トランジスタＱ４のエミッタを前記反対導電型埋込層
６３に導通させたことを特徴とする半導体装置によって
達成する。
または、第２．６図に例示するように、一導電型半導体
基板６１の上に、反対導電型埋込層６２を介して反対導
電型半導体層６３を設けるとともに、該反対導電型半導
体層６３の上層部に一導電型抵抗素子層Ｒ＋、Ｒｚを設
けた半導体装置において、前記一導電型半導体基板６１
に形成されたエミッタホロワ出力段回路のトランジスタ
Ｑ４のエミッタと接地１１ＧＮＤの間に前記一導電型抵
抗素子層Ｒ１、Ｒ，を介在させるとともに、該トランジ
スタＱ４のベースを前記反対導電型埋込層６３に導通さ
せたことを特徴とする半導体装１によって達成する。
基板６１の上に、反対導電型埋込層６２を介して反対導
電型半導体層６３を設けるとともに、該反対導電型半導
体層６３の上層部に一導電型抵抗素子層Ｒ＋、Ｒｚを設
けた半導体装置において、前記一導電型半導体基板６１
に形成されたエミッタホロワ出力段回路のトランジスタ
Ｑ４のエミッタと接地１１ＧＮＤの間に前記一導電型抵
抗素子層Ｒ１、Ｒ，を介在させるとともに、該トランジ
スタＱ４のベースを前記反対導電型埋込層６３に導通さ
せたことを特徴とする半導体装１によって達成する。
〔作 用］
第１の発明によれば、エミッタホロワ出力段のトランジ
スタＱ４のエミッタと接地線の間に、抵抗素子Ｒ＋ 、
Ｒｚ ・半導体層６３の接合容量Ｃｒｅが接続される
ために、第２図に示すような特性が得られ、交流的負荷
容量が減少し、抵抗と並列に入る容量を介して信号が伝
わるため、位相が進み発振に対する位相マージンが大き
くなる。
スタＱ４のエミッタと接地線の間に、抵抗素子Ｒ＋ 、
Ｒｚ ・半導体層６３の接合容量Ｃｒｅが接続される
ために、第２図に示すような特性が得られ、交流的負荷
容量が減少し、抵抗と並列に入る容量を介して信号が伝
わるため、位相が進み発振に対する位相マージンが大き
くなる。
また、第２の発明によれば、出力段のトランジスタＱ４
のベースと接地線との間に、抵抗素子Ｒ１、Ｒ２・半導
体層６３の接合容量Ｃｒｅが接続される。
のベースと接地線との間に、抵抗素子Ｒ１、Ｒ２・半導
体層６３の接合容量Ｃｒｅが接続される。
このため、第１発明と同様に、交流的負荷容量が減少し
、しかも、トランジスタＱ４のベースと接地線ＧＮＤと
の間に埋込層６２・半導体基板６１間の接合容量Ｃｅｓ
が入ることになり、第４図に示すように、前段の増幅回
路の利得の周波数特性が小さくなって、発振に対するマ
ージンが第１発明よりも大きくなる。
、しかも、トランジスタＱ４のベースと接地線ＧＮＤと
の間に埋込層６２・半導体基板６１間の接合容量Ｃｅｓ
が入ることになり、第４図に示すように、前段の増幅回
路の利得の周波数特性が小さくなって、発振に対するマ
ージンが第１発明よりも大きくなる。
これにより、出力段の抵抗素子を太き（しても位相マー
ジンが確保でき、増幅回路は発振し難くなる。
ジンが確保でき、増幅回路は発振し難くなる。
〔実施例］
そこで、以下に本発明の詳細を図面に基づいて説明する
。
。
（ａ）本発明の第１実施例の説明
第１図は、本発明の第１実施例装置を示す等価回路図で
あって、図中符号１は半導体基板に形成された増幅回路
装置で、この装置ｌは、差動増幅入力段回路２、レベル
シフト回路３及びエミッタホロワ出力段回路４を有して
いる。
あって、図中符号１は半導体基板に形成された増幅回路
装置で、この装置ｌは、差動増幅入力段回路２、レベル
シフト回路３及びエミッタホロワ出力段回路４を有して
いる。
上記した差動増幅入力段回路２は、ｐｎｐ接合型の第−
及び第二のトランジスタＱ、 、Ｑ、を有し、各トラン
ジスタＱ、 、Ｑ、のエミッタは第一の定電流源Ｊ、を
介して電圧ＶＣＣの電源線Ｌ１に接続され、また、各コ
レクタはカレントミラー回路５のトランジスタＱｓ 、
Ｑ、を介して接地線ＧＮＤに接続され、さらに、第一の
トランジスタＱ。
及び第二のトランジスタＱ、 、Ｑ、を有し、各トラン
ジスタＱ、 、Ｑ、のエミッタは第一の定電流源Ｊ、を
介して電圧ＶＣＣの電源線Ｌ１に接続され、また、各コ
レクタはカレントミラー回路５のトランジスタＱｓ 、
Ｑ、を介して接地線ＧＮＤに接続され、さらに、第一の
トランジスタＱ。
のベースには基準電圧ＶＲｅｆが印加されるように構成
されている。
されている。
また、レベルシフト回路３は、ベースとコレクタの間に
キャパシタＣＩを接続したｎｐｎ接合型の第三のトラン
ジスタＱ３を有し、そのベースは前段回路２の第一のト
ランジスタＱ１のコレクタに接続され、また、そのコレ
クタは第二の定電流源Ｊ２を介して電源線り、に接続さ
れ、さらに、そのエミッタは接地ｍＧＮＤに接続されて
いる。
キャパシタＣＩを接続したｎｐｎ接合型の第三のトラン
ジスタＱ３を有し、そのベースは前段回路２の第一のト
ランジスタＱ１のコレクタに接続され、また、そのコレ
クタは第二の定電流源Ｊ２を介して電源線り、に接続さ
れ、さらに、そのエミッタは接地ｍＧＮＤに接続されて
いる。
上記したエミッタホロワ出力段回路４は、電源線り、に
コレクタを接続したｎｐｎ接合型の第四のトランジスタ
Ｑ４を存し、そのベースは第三のトランジスタＱ、のコ
レクタに接続され、また、そのエミ・７タは第一、第二
の抵抗ＲＩ、Ｒｚを介して接地線ＧＮＤに接続され、さ
らに、第一、第二の抵抗Ｒ＋、Ｒｚの接続点Ｂは第二の
トランジスタＱ２のベースに接続されおり、接地線ＧＮ
Ｄ側の第二の抵抗Ｒ２の両端電圧が基準電圧ＶＲｅｆと
同一になるように構成されている。
コレクタを接続したｎｐｎ接合型の第四のトランジスタ
Ｑ４を存し、そのベースは第三のトランジスタＱ、のコ
レクタに接続され、また、そのエミ・７タは第一、第二
の抵抗ＲＩ、Ｒｚを介して接地線ＧＮＤに接続され、さ
らに、第一、第二の抵抗Ｒ＋、Ｒｚの接続点Ｂは第二の
トランジスタＱ２のベースに接続されおり、接地線ＧＮ
Ｄ側の第二の抵抗Ｒ２の両端電圧が基準電圧ＶＲｅｆと
同一になるように構成されている。
なお、第四のトランジスタＱ、のエミッタには出力端子
ＬＯが形成され、ここから電圧Ｖｏｕｔ （Ｖ。
ＬＯが形成され、ここから電圧Ｖｏｕｔ （Ｖ。
ｕｔ＝ＶＲｅｆ ・（Ｒ＋ ＋Ｒｚ ） ／Ｒｚ ）
が出力されるように構成されている。
が出力されるように構成されている。
ところで、出力段回路４における２つの抵抗Ｒ１、Ｒ２
及びその周辺は、第６図に示すような構造を有し、ｐ型
半導体基板６１の上部に形成されたｎ゛゛埋込層６２と
、その上に積層されたｎ型半導体層６３と、ｎ型半導体
層６３の上層部に不純物拡散によって形成された帯状の
ｐ型抵抗素子Ｒ１、Ｒ２と、ｎ型半導体層６３の上面か
ら埋込層６２に達するｎ゛型の拡散層６４によって構成
されている。
及びその周辺は、第６図に示すような構造を有し、ｐ型
半導体基板６１の上部に形成されたｎ゛゛埋込層６２と
、その上に積層されたｎ型半導体層６３と、ｎ型半導体
層６３の上層部に不純物拡散によって形成された帯状の
ｐ型抵抗素子Ｒ１、Ｒ２と、ｎ型半導体層６３の上面か
ら埋込層６２に達するｎ゛型の拡散層６４によって構成
されている。
そして、そのｎ゛型型数散層６４出力端子り。
に接続されて、半導体層６３の電位が抵抗素子Ｒ１、Ｒ
２よりも高くなるように構成され、リーク電流の発生が
防止される。
２よりも高くなるように構成され、リーク電流の発生が
防止される。
また、半導体基板６１は接地！ＧＮＤに接続され、基板
電圧が変動しないように構成されている。
電圧が変動しないように構成されている。
これによって第１図に示すように、抵抗Ｒ１、Ｒ２と半
導体層６３との接続容量Ｃｒｅが、第四のトランジスタ
Ｑ４のエミッタと出力端子ＬｏＯ間に接続されるととも
に、埋込層６２と半導体基板６１との接合容量Ｃｅｓが
、′出力端子ＬＯと接地線ＧＮＤの間に接続されるよう
な回路となる。
導体層６３との接続容量Ｃｒｅが、第四のトランジスタ
Ｑ４のエミッタと出力端子ＬｏＯ間に接続されるととも
に、埋込層６２と半導体基板６１との接合容量Ｃｅｓが
、′出力端子ＬＯと接地線ＧＮＤの間に接続されるよう
な回路となる。
なお、上記した実施例における各素子は、第５回に示す
ような従来装置の各素子と同一の特性のものを用いてい
る。
ような従来装置の各素子と同一の特性のものを用いてい
る。
次に、上記した実施例の作用について説明する。
上記した実施例において、第四のトランジスタＱ４のエ
ミッタと接地線ＧＮＤＯ間に、第６図に示すような抵抗
Ｒ１、Ｒ２とｎ型半導体層６３の接合容量Ｃｒｅが接続
されるために′、電源線Ｌ１に対する交流的負荷容量が
減少する。また抵抗Ｒ１、Ｒ２と半・導体層６３との接
続容１１ｃｒｅを介して信号が伝わって、位相が進むた
め、第２図に示すような特性が得られ、発振に対する位
相マージンが大きくなる。
ミッタと接地線ＧＮＤＯ間に、第６図に示すような抵抗
Ｒ１、Ｒ２とｎ型半導体層６３の接合容量Ｃｒｅが接続
されるために′、電源線Ｌ１に対する交流的負荷容量が
減少する。また抵抗Ｒ１、Ｒ２と半・導体層６３との接
続容１１ｃｒｅを介して信号が伝わって、位相が進むた
め、第２図に示すような特性が得られ、発振に対する位
相マージンが大きくなる。
このため、入力段の第一のトランジスタＱ、に印加する
基準電圧ＶＲｅｆと、出力段の２つの抵抗Ｒ，，Ｒ，の
接続点Ｂの電圧が同一になるように作動する。
基準電圧ＶＲｅｆと、出力段の２つの抵抗Ｒ，，Ｒ，の
接続点Ｂの電圧が同一になるように作動する。
即ち、出力電位Ｖｏｕｔが所定の値よりも低くなると、
第二の抵抗Ｒ２にかかる電位が低下して差動増幅入力段
回路２の第二のトランジスタＱ２のベース電位を低くす
ることになる。このため、入力段の第二のトランジスタ
Ｑ２のコレクタ電流が増す一方、第一のトランジスタＱ
１のコレクタ電流が小さくなる。これに伴ってレベルシ
フト回路３のトランジスタＱ、の出力が小さくなるため
、第二の定電流源Ｊ２から出力段回路４に流れる電流が
増加し、第四のトランジスタＱ４のベース電流が大きく
なる。
第二の抵抗Ｒ２にかかる電位が低下して差動増幅入力段
回路２の第二のトランジスタＱ２のベース電位を低くす
ることになる。このため、入力段の第二のトランジスタ
Ｑ２のコレクタ電流が増す一方、第一のトランジスタＱ
１のコレクタ電流が小さくなる。これに伴ってレベルシ
フト回路３のトランジスタＱ、の出力が小さくなるため
、第二の定電流源Ｊ２から出力段回路４に流れる電流が
増加し、第四のトランジスタＱ４のベース電流が大きく
なる。
この結果、第四のトランジスタＱ４のコレクタ電流が増
加し、そのエミッタからの出力電圧Ｖｏｕｔが定電圧に
なるまで上昇する。
加し、そのエミッタからの出力電圧Ｖｏｕｔが定電圧に
なるまで上昇する。
また、出力電位Ｖｏｕｔが所定の値よりも上昇すると、
上記した動作と反対に出力段の第四のトランジスタＱ４
のベース電流が小さくなるように作用し、定電圧となる
まで出力電圧Ｖｏｕｔが低下する− （ｂ）本発明の第２の実施例の説明 上記した実施例では、抵抗素子Ｒ１、Ｒ２の下方のｎ゛
゛埋込層６２に繋がるｎ°型型数散層６４出力段のトラ
ンジスタＱ４のコレクタに接続するようにしたが、第３
図の等価回路に示すように、第四のトランジスタＱ４の
ベースにｎ′″型拡散拡散層６４続するようにすること
もできる。
上記した動作と反対に出力段の第四のトランジスタＱ４
のベース電流が小さくなるように作用し、定電圧となる
まで出力電圧Ｖｏｕｔが低下する− （ｂ）本発明の第２の実施例の説明 上記した実施例では、抵抗素子Ｒ１、Ｒ２の下方のｎ゛
゛埋込層６２に繋がるｎ°型型数散層６４出力段のトラ
ンジスタＱ４のコレクタに接続するようにしたが、第３
図の等価回路に示すように、第四のトランジスタＱ４の
ベースにｎ′″型拡散拡散層６４続するようにすること
もできる。
この実施例によれば、出力段のトランジスタＱ４のベー
スと接地線ＧＮＤとの間に、抵抗素子Ｒ１、Ｒ２・半導
体層６３の接合容量Ｃｒｅが接続される。
スと接地線ＧＮＤとの間に、抵抗素子Ｒ１、Ｒ２・半導
体層６３の接合容量Ｃｒｅが接続される。
このため、第１実施例と同様に、交流的負荷容量が減少
する。
する。
しかも、出力段トランジスタＱ４のベースと接地線ＧＮ
Ｄとの間に、埋込層６２・半導体基板６１の接合容量Ｃ
ｅｓが入ることになり、前段の増幅回路の利得の周波数
特性が小さ（なって、第４図に示すように発振に対する
マージンが第１実施例よりも大きくなる。
Ｄとの間に、埋込層６２・半導体基板６１の接合容量Ｃ
ｅｓが入ることになり、前段の増幅回路の利得の周波数
特性が小さ（なって、第４図に示すように発振に対する
マージンが第１実施例よりも大きくなる。
（発明の効果］
第１の発明によれば、一導電型半導体基板に設けられた
エミッタホロワ出力段回路のトランジスタのエミッタと
接地線との間に一導電型の抵抗素子を介在させるととも
に、該抵抗素子の下の反対導電型埋込層をトランジスタ
のエミッタに導通させたので、エミッタホロワ出力段の
トランジスタのエミッタと接地線の間に、一導電型抵抗
素子・反対導電型半導体層の接合容量が接続されること
になり、交流的負荷容量が減少し、抵抗と並列に入る容
量を介して信号が伝わるため位相が進み発振に対する位
相マージンを大きくすることができる。
エミッタホロワ出力段回路のトランジスタのエミッタと
接地線との間に一導電型の抵抗素子を介在させるととも
に、該抵抗素子の下の反対導電型埋込層をトランジスタ
のエミッタに導通させたので、エミッタホロワ出力段の
トランジスタのエミッタと接地線の間に、一導電型抵抗
素子・反対導電型半導体層の接合容量が接続されること
になり、交流的負荷容量が減少し、抵抗と並列に入る容
量を介して信号が伝わるため位相が進み発振に対する位
相マージンを大きくすることができる。
また、第２の発明によれば、一導電型半導体基板に設け
られたエミッタホロワ出力段回路のトランジスタのエミ
ッタと接地線との間に一導電型の抵抗素子を介在させる
とともに、該抵抗素子の下の反対導電型埋込層をトラン
ジスタのベースに導通させたので、出力段のトランジス
タのベースと接地線との間に、一導電型抵抗素子・反対
導電型半導体層の接合容量が接続され、第１発明と同様
に、交流的負荷容量が減少する。
られたエミッタホロワ出力段回路のトランジスタのエミ
ッタと接地線との間に一導電型の抵抗素子を介在させる
とともに、該抵抗素子の下の反対導電型埋込層をトラン
ジスタのベースに導通させたので、出力段のトランジス
タのベースと接地線との間に、一導電型抵抗素子・反対
導電型半導体層の接合容量が接続され、第１発明と同様
に、交流的負荷容量が減少する。
しかも、出力段トランジスタのベースと接地線との間に
、埋込層・半導体基板間の接合容量が入ることになり、
前段の増幅回路の利得の周波数特性が小さくなって、発
振に対するマージンをさらに大きくすることができる。
、埋込層・半導体基板間の接合容量が入ることになり、
前段の増幅回路の利得の周波数特性が小さくなって、発
振に対するマージンをさらに大きくすることができる。
第１図は、本発明の第１実施例装置を示す等価回路図、
第２図は、本発明の第１実施例装置における周波数−位
相、周波数−利得の関係を示す特性図、第３図は、本発
明の第２実施例装置を示す等価回路図、 第４図は、本発明の第２実施例装宣における周波数−位
相、周波数−利得の関係を示す特性図、第５図は、増幅
装置の一例を示す回路図、第６図は、増幅装置の出力段
の抵抗素子の一例を示す断面図、 第７図は、従来装置の一例を示す等価回路図、第８図は
、従来装置における周波数と位相、周波数と利得の関係
を示す特性図である。 （符号の説明） １・・・増幅回路装置、 ２・・・作動増幅人力段回路、 ３・・・レヘルシフト回路、 ４・・・エミッタホロワ出力段回路、 ５・・・カレントミラー回路、 ６１・・・半導体基板、 ６２・・・埋込層、 ６３・・・半導体層、 ６４・・・埋込層に接続するための高濃度拡散層、Ｑ、
−Ｑ、・・・トランジスタ、 Ｊ、 、Ｊ、・・・定電流源、 ＣＩ・・・キャパシタ、 Ｒ１、Ｒｚ・・・抵抗素子、 Ｃｅｒ・・・抵抗・半導体層間接合容量、Ｃｅｓ・・・
埋込層・半導体基板間接合容量。 出 願 人 富士通株式会社
相、周波数−利得の関係を示す特性図、第３図は、本発
明の第２実施例装置を示す等価回路図、 第４図は、本発明の第２実施例装宣における周波数−位
相、周波数−利得の関係を示す特性図、第５図は、増幅
装置の一例を示す回路図、第６図は、増幅装置の出力段
の抵抗素子の一例を示す断面図、 第７図は、従来装置の一例を示す等価回路図、第８図は
、従来装置における周波数と位相、周波数と利得の関係
を示す特性図である。 （符号の説明） １・・・増幅回路装置、 ２・・・作動増幅人力段回路、 ３・・・レヘルシフト回路、 ４・・・エミッタホロワ出力段回路、 ５・・・カレントミラー回路、 ６１・・・半導体基板、 ６２・・・埋込層、 ６３・・・半導体層、 ６４・・・埋込層に接続するための高濃度拡散層、Ｑ、
−Ｑ、・・・トランジスタ、 Ｊ、 、Ｊ、・・・定電流源、 ＣＩ・・・キャパシタ、 Ｒ１、Ｒｚ・・・抵抗素子、 Ｃｅｒ・・・抵抗・半導体層間接合容量、Ｃｅｓ・・・
埋込層・半導体基板間接合容量。 出 願 人 富士通株式会社
Claims (2)
- （１）一導電型半導体基板（６１）の上に、反対導電型
埋込層（６２）を介して反対導電型半導体層（６３）を
設けるとともに、該反対導電型半導体層（６３）の上層
部に一導電型抵抗素子層（Ｒ＿１、Ｒ＿２）を設けた半
導体装置において、 前記一導電型半導体基板（６１）に形成されたエミッタ
ホロワ出力段回路のトランジスタ（Ｑ＿４）のエミッタ
と接地線（ＧＮＤ）の間に前記一導電型抵抗素子層（Ｒ
＿１、Ｒ＿２）を介在させるとともに、 該トランジスタ（Ｑ＿４）のエミッタを前記反対導電型
埋込層（６３）に導通させたことを特徴とする半導体装
置。 - （２）一導電型半導体基板（６１）の上に、反対導電型
埋込層（６２）を介して反対導電型半導体層（６３）を
設けるとともに、該反対導電型半導体層（６３）の上層
部に一導電型抵抗素子層（Ｒ＿１、Ｒ＿２）を設けた半
導体装置において、 前記一導電型半導体基板（６１）に形成されたエミッタ
ホロワ出力段回路のトランジスタ（Ｑ＿４）のエミッタ
と接地線（ＧＮＤ）の間に前記一導電型抵抗素子層（Ｒ
＿１、Ｒ＿２）を介在させるとともに、 該トランジスタ（Ｑ＿４）のベースを前記反対導電型埋
込層（６３）に導通させたことを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2315608A JPH04186763A (ja) | 1990-11-20 | 1990-11-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2315608A JPH04186763A (ja) | 1990-11-20 | 1990-11-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04186763A true JPH04186763A (ja) | 1992-07-03 |
Family
ID=18067407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2315608A Pending JPH04186763A (ja) | 1990-11-20 | 1990-11-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04186763A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6876043B1 (en) * | 1999-02-04 | 2005-04-05 | Infineon Technologies Ag | Temperature-protected semiconductor switch |
-
1990
- 1990-11-20 JP JP2315608A patent/JPH04186763A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6876043B1 (en) * | 1999-02-04 | 2005-04-05 | Infineon Technologies Ag | Temperature-protected semiconductor switch |
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