JPH0453103B2 - - Google Patents
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- JPH0453103B2 JPH0453103B2 JP60233825A JP23382585A JPH0453103B2 JP H0453103 B2 JPH0453103 B2 JP H0453103B2 JP 60233825 A JP60233825 A JP 60233825A JP 23382585 A JP23382585 A JP 23382585A JP H0453103 B2 JPH0453103 B2 JP H0453103B2
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- island
- electrode
- resistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/212—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only capacitors
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は集積回路において増幅器間等の結合に
用いられる半導体容量結合素子に関し、特にその
寄生容量を低減した半導体容量結合素子。
用いられる半導体容量結合素子に関し、特にその
寄生容量を低減した半導体容量結合素子。
(ロ) 従来の技術
従来増幅器の段間のように２つの回路を結合さ
せる場合、バイアス差等の問題のため２つの回路
を直結するのが困難な場合には、容量を用いて結
合させることが多い。そして集積回路内において
これを行う場合には、例えば特開昭59−28368号
公報に記載されているMOS容量を用いることが
多い。
せる場合、バイアス差等の問題のため２つの回路
を直結するのが困難な場合には、容量を用いて結
合させることが多い。そして集積回路内において
これを行う場合には、例えば特開昭59−28368号
公報に記載されているMOS容量を用いることが
多い。
第４図はこのようなMOS容量を示し、１はＰ
型半導体基板、２はN-型エピタキシヤル層、３
は基板１上に埋込まれたN+型埋込層、４はエピ
タキシヤル層２を貫通したP+型分離領域、５は
分離領域４により島状に分離された島領域、６は
島領域５表面に形成したN+型第１領域、７は島
領域５表面を被覆する絶縁膜、８は第１領域６と
オーミツクコンタクトする第１電極、９は絶縁膜
７をはさんで第１領域６の上に設けた第２電極で
ある。そして第１電極８を入力端子Ａに、第２電
極９を出力端子Ｂに夫々接続し、第１領域６を一
方の電極、第２電極９を他方の電極として形成し
たMOS容量を結合容量として使用するものであ
る。
型半導体基板、２はN-型エピタキシヤル層、３
は基板１上に埋込まれたN+型埋込層、４はエピ
タキシヤル層２を貫通したP+型分離領域、５は
分離領域４により島状に分離された島領域、６は
島領域５表面に形成したN+型第１領域、７は島
領域５表面を被覆する絶縁膜、８は第１領域６と
オーミツクコンタクトする第１電極、９は絶縁膜
７をはさんで第１領域６の上に設けた第２電極で
ある。そして第１電極８を入力端子Ａに、第２電
極９を出力端子Ｂに夫々接続し、第１領域６を一
方の電極、第２電極９を他方の電極として形成し
たMOS容量を結合容量として使用するものであ
る。
第５図は斯る装置の等価回路を示し、入力端子
Ａと、出力端子Ｂと、入力端子Ａと出力端子Ｂと
の間に接続した前記結合容量CCから成る。とこ
ろがこのように集積回路内に形成した場合、第１
領域６と基板１との間に寄生容量CS0が形成され、
この寄生容量CS0が等価的に入力端子Ａと接地端
子GNDとの間に介在してしまう。
Ａと、出力端子Ｂと、入力端子Ａと出力端子Ｂと
の間に接続した前記結合容量CCから成る。とこ
ろがこのように集積回路内に形成した場合、第１
領域６と基板１との間に寄生容量CS0が形成され、
この寄生容量CS0が等価的に入力端子Ａと接地端
子GNDとの間に介在してしまう。
(ハ) 発明が解決しようとする問題点
しかしながら、従来の装置ではこの寄生容量
CS0が大であるために、入力端子Ａに印加した信
号電流（交流成分）が基板１に流れてしまい、出
力端子Ｂへの信号のレベルが入力レベルより大き
く減衰してしまうという欠点があつた。
CS0が大であるために、入力端子Ａに印加した信
号電流（交流成分）が基板１に流れてしまい、出
力端子Ｂへの信号のレベルが入力レベルより大き
く減衰してしまうという欠点があつた。
(ニ) 問題点を解決するための手段
本発明は斯上した欠点に鑑みてなされ、島領域
１５表面に形成したＰ型の第１領域１６と、第１
領域１６表面にMOS容量を構成する一方の電極
となるN+型の第２領域１７とを形成し、第１領
域１６には抵抗R1を介して接地電位を印加し、
島領域１５には電源電位VCCを印加したことを特
徴とする。
１５表面に形成したＰ型の第１領域１６と、第１
領域１６表面にMOS容量を構成する一方の電極
となるN+型の第２領域１７とを形成し、第１領
域１６には抵抗R1を介して接地電位を印加し、
島領域１５には電源電位VCCを印加したことを特
徴とする。
(ホ) 作用
本発明によれば、入力端子Ａと接地端子GND
との間に、第２領域１７と第１領域１６との接合
容量CS1、第１領域１６と島領域１５との接合容
量CS2及び島領域１５と基板１１との接合容量CS3
とが直列に接続されるので、入力信号（交流成
分）に対する全体として寄生容量CS0は極端に小
さくなる。
との間に、第２領域１７と第１領域１６との接合
容量CS1、第１領域１６と島領域１５との接合容
量CS2及び島領域１５と基板１１との接合容量CS3
とが直列に接続されるので、入力信号（交流成
分）に対する全体として寄生容量CS0は極端に小
さくなる。
(ヘ) 実施例
以下本発明を図面を参照しながら詳細に説明す
る。
る。
第１図は本発明による第１の実施例を示し、１
１はＰ型半導体基板、１２はN-型エピタキシヤ
ル層、１３は基板１１表面に形成したN+型埋込
層、１４はエピタキシヤル層１２を貫通したP+
型分離領域、１５は分離領域１４により電気的に
分離された島領域、１６は島領域１５表面に形成
したＰ型の第１領域、１７は第１領域１６表面に
形成した第２領域、１８はN+型コンタクト領域、
１９は島領域１５を被覆する絶縁膜、２０，２１
は夫々第１領域１６、第２領域１７とオーミツク
コンタクトする第１、第２電極、２２は第２領域
１７の上に絶縁膜１９をはさんで設けた第３電
極、２３はコンタクト領域１８とオーミツクコン
タクトする第４電極である。第１電極２０は抵抗
R1を介して接地端子GNDに、第２電極２１は入
力端子Ａに、第３電極２２は出力端子Ｂに、第４
電極２３は電源端子VCCに夫々接続し、第２領域
１７を一方の電極、第３電極２２を他方の電極と
して形成したMOS容量を結合容量として使用す
るものである。第１領域１６には抵抗R1を介し
て接地電位が印加され、島領域１５にはそれ自身
の寄生抵抗である抵抗R2を介して電源電位が印
加されている。
１はＰ型半導体基板、１２はN-型エピタキシヤ
ル層、１３は基板１１表面に形成したN+型埋込
層、１４はエピタキシヤル層１２を貫通したP+
型分離領域、１５は分離領域１４により電気的に
分離された島領域、１６は島領域１５表面に形成
したＰ型の第１領域、１７は第１領域１６表面に
形成した第２領域、１８はN+型コンタクト領域、
１９は島領域１５を被覆する絶縁膜、２０，２１
は夫々第１領域１６、第２領域１７とオーミツク
コンタクトする第１、第２電極、２２は第２領域
１７の上に絶縁膜１９をはさんで設けた第３電
極、２３はコンタクト領域１８とオーミツクコン
タクトする第４電極である。第１電極２０は抵抗
R1を介して接地端子GNDに、第２電極２１は入
力端子Ａに、第３電極２２は出力端子Ｂに、第４
電極２３は電源端子VCCに夫々接続し、第２領域
１７を一方の電極、第３電極２２を他方の電極と
して形成したMOS容量を結合容量として使用す
るものである。第１領域１６には抵抗R1を介し
て接地電位が印加され、島領域１５にはそれ自身
の寄生抵抗である抵抗R2を介して電源電位が印
加されている。
第２図は斯る装置の等価回路図であり、入力端
子Ａと、出力端子Ｂと、入力端子Ａと出力端子Ｂ
との間に接続した前記結合容量CCから成る。而
して第２領域１７と基板１１との間には、第２領
域１７と第１領域１６との接合容量CS1、第１領
域１６と島領域１５との接合容量CS2、島領域１
５と基板１１との接合容量CS3が形成され、それ
らが入力端子Ａと接地端子GNDとの間に直列に
接続されている。そして接合容量CS1とCS2との接
続点Ｃは抵抗R1を介して接地端子GNDに接続し
たので直流的には接地電位と等しくなるが交流的
に接地ではない。また接合容量CS2とCC3との接続
点Ｄにおいては、回路網を等価的に大きな容量と
して考えると電源端子VCC自体は交流的に接地で
あるもののそれ自身の寄生抵抗R2が内在するの
で交流的に接地ではない。
子Ａと、出力端子Ｂと、入力端子Ａと出力端子Ｂ
との間に接続した前記結合容量CCから成る。而
して第２領域１７と基板１１との間には、第２領
域１７と第１領域１６との接合容量CS1、第１領
域１６と島領域１５との接合容量CS2、島領域１
５と基板１１との接合容量CS3が形成され、それ
らが入力端子Ａと接地端子GNDとの間に直列に
接続されている。そして接合容量CS1とCS2との接
続点Ｃは抵抗R1を介して接地端子GNDに接続し
たので直流的には接地電位と等しくなるが交流的
に接地ではない。また接合容量CS2とCC3との接続
点Ｄにおいては、回路網を等価的に大きな容量と
して考えると電源端子VCC自体は交流的に接地で
あるもののそれ自身の寄生抵抗R2が内在するの
で交流的に接地ではない。
第３図は本発明による第２の実施例の平面図を
示し、第１領域１６を延在させて抵抗部１６ａを
形成し、その一端を分離領域１４に接続した構造
を有する。通常、分離領域１４には接地電位が印
加されているので本実施例においても第２図の等
価回路を構成できる。そして抵抗部１６ａの抵抗
RAが抵抗R1として介在するので、接続点Ｃは交
流的に接地ではない。
示し、第１領域１６を延在させて抵抗部１６ａを
形成し、その一端を分離領域１４に接続した構造
を有する。通常、分離領域１４には接地電位が印
加されているので本実施例においても第２図の等
価回路を構成できる。そして抵抗部１６ａの抵抗
RAが抵抗R1として介在するので、接続点Ｃは交
流的に接地ではない。
本発明の最も特徴とする点は、第１領域１６表
面にMOS容量の一方の電極となる第２領域１７
を形成し、第２領域１７と基板１１との間に接合
容量CS1、CS2、CS3が直列接続されるように構成
した点にある。そして第１領域１６と第２領域１
７とのPN接合、第１領域１６と島領域１５との
PN接合、島領域１５と基板１１とのPN接合が
それぞれ接合容量CS1、CS2、CS3を形成する手段
として第１領域１６には接地電位を、島領域１５
には電源電位をそれぞれ印加し、且つ接続点Ｃが
交流的に接地とならないよう、すなわち入力信号
（交流成分）が接合容量CS1を介して接地端子
GNDへ流れてしまわないようにする手段として
抵抗R1を設けたものである。また前記した如く、
接続点Ｄにおいても寄生抵抗R2が内在するので
交流的に接地である電源端子VCCに入力信号（交
流信号）が流れてしまうことはない。この構造に
よれば、入力信号（交流成分）に対する全体の寄
生容量CS0としての容量は、接合容量CS1、CS2、
CS3を直列接続した全容量であり、しかも接合容
量CS2、CS3に関してはその両端に集積回路内で最
も大きい電位差、つまり電源電位と接地電位とが
印加されて最小の容量値になるので、非常に小さ
い値になる。従つて入力信号（交流成分）が劣化
することのない回路結合を行うことができる。
面にMOS容量の一方の電極となる第２領域１７
を形成し、第２領域１７と基板１１との間に接合
容量CS1、CS2、CS3が直列接続されるように構成
した点にある。そして第１領域１６と第２領域１
７とのPN接合、第１領域１６と島領域１５との
PN接合、島領域１５と基板１１とのPN接合が
それぞれ接合容量CS1、CS2、CS3を形成する手段
として第１領域１６には接地電位を、島領域１５
には電源電位をそれぞれ印加し、且つ接続点Ｃが
交流的に接地とならないよう、すなわち入力信号
（交流成分）が接合容量CS1を介して接地端子
GNDへ流れてしまわないようにする手段として
抵抗R1を設けたものである。また前記した如く、
接続点Ｄにおいても寄生抵抗R2が内在するので
交流的に接地である電源端子VCCに入力信号（交
流信号）が流れてしまうことはない。この構造に
よれば、入力信号（交流成分）に対する全体の寄
生容量CS0としての容量は、接合容量CS1、CS2、
CS3を直列接続した全容量であり、しかも接合容
量CS2、CS3に関してはその両端に集積回路内で最
も大きい電位差、つまり電源電位と接地電位とが
印加されて最小の容量値になるので、非常に小さ
い値になる。従つて入力信号（交流成分）が劣化
することのない回路結合を行うことができる。
尚、抵抗R2の値を大とするため、コンタクト
領域１８直下の埋込層１３を除去することや、第
１領域１６とコンタクト領域１８との離間距離を
増すことは有効な手段である。また第１の実施例
における抵抗R1と同様に、別途に設けた抵抗を
用いても良いことは言うまでもない。
領域１８直下の埋込層１３を除去することや、第
１領域１６とコンタクト領域１８との離間距離を
増すことは有効な手段である。また第１の実施例
における抵抗R1と同様に、別途に設けた抵抗を
用いても良いことは言うまでもない。
(ト) 発明の効果
以上説明した如く、本発明によれば寄生容量
CS0を非常に小さな値にすることができるので、
入力信号（交流成分）が劣化することのない良好
な回路結合が行えるという利点を有する。また第
２の実施例によれば、抵抗R1を別途に形成する
必要が無く第４電極２３も不要なので高集積化が
図れるという利点を有する。さらに同一島領域１
５内に他の用途の抵抗等の素子を形成できるとい
う利点をも有する。
CS0を非常に小さな値にすることができるので、
入力信号（交流成分）が劣化することのない良好
な回路結合が行えるという利点を有する。また第
２の実施例によれば、抵抗R1を別途に形成する
必要が無く第４電極２３も不要なので高集積化が
図れるという利点を有する。さらに同一島領域１
５内に他の用途の抵抗等の素子を形成できるとい
う利点をも有する。
第１図は本発明の第１の実施例を示す断面図、
第２図は本発明の等価回路図、第３図は本発明の
第２の実施例を示す平面図、第４図及び第５図は
それぞれ従来例を説明するための断面図、等価回
路図である。 主な図番の説明、１，１１はＰ型半導体基板、
５，１５は島領域、１６は第１領域、１７は第２
領域、２０，２１，２２，２３はそれぞれ第１、
第２、第３、第４の電極である。
第２図は本発明の等価回路図、第３図は本発明の
第２の実施例を示す平面図、第４図及び第５図は
それぞれ従来例を説明するための断面図、等価回
路図である。 主な図番の説明、１，１１はＰ型半導体基板、
５，１５は島領域、１６は第１領域、１７は第２
領域、２０，２１，２２，２３はそれぞれ第１、
第２、第３、第４の電極である。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の分離領域によつて電気的に分離し
た１つの島領域と該島領域表面に形成した一導電
型の第１領域と該第１領域表面に形成した逆導電
型の第２領域と前記島領域表面を被覆する絶縁膜
と該絶縁膜をはさんで前記第２領域の上に設けた
電極と前記第２領域とコンタクトした電極と前記
第１領域に抵抗を介して接地電位を印加する手段
と前記島領域に電源電位を印加する手段とを具備
し、各PN接合に寄生容量を発生させることを特
徴とする半導体容量結合素子。 ２ 前記抵抗は前記第１領域を用いて構成したこ
とを特徴とする特許請求の範囲第１項に記載の半
導体容量結合素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60233825A JPS6292458A (ja) | 1985-10-18 | 1985-10-18 | 半導体容量結合素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60233825A JPS6292458A (ja) | 1985-10-18 | 1985-10-18 | 半導体容量結合素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6292458A JPS6292458A (ja) | 1987-04-27 |
| JPH0453103B2 true JPH0453103B2 (ja) | 1992-08-25 |
Family
ID=16961150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60233825A Granted JPS6292458A (ja) | 1985-10-18 | 1985-10-18 | 半導体容量結合素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6292458A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2623692B2 (ja) * | 1988-01-22 | 1997-06-25 | ソニー株式会社 | 半導体回路装置 |
| US5767757A (en) * | 1996-07-29 | 1998-06-16 | Harris Corporation | Electrically variable R/C network and method |
| JPH10163421A (ja) * | 1996-11-29 | 1998-06-19 | Sanyo Electric Co Ltd | 半導体集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5565453A (en) * | 1978-11-10 | 1980-05-16 | Nec Corp | Semiconductor device |
| JPS60170964A (ja) * | 1984-02-15 | 1985-09-04 | Rohm Co Ltd | 容量素子 |
-
1985
- 1985-10-18 JP JP60233825A patent/JPS6292458A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6292458A (ja) | 1987-04-27 |
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