JPH04186772A - 固体撮像装置 - Google Patents
固体撮像装置Info
- Publication number
- JPH04186772A JPH04186772A JP2313989A JP31398990A JPH04186772A JP H04186772 A JPH04186772 A JP H04186772A JP 2313989 A JP2313989 A JP 2313989A JP 31398990 A JP31398990 A JP 31398990A JP H04186772 A JPH04186772 A JP H04186772A
- Authority
- JP
- Japan
- Prior art keywords
- photodiode
- imaging device
- solid
- state imaging
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/15—Charge-coupled device [CCD] image sensors
- H10F39/153—Two-dimensional or three-dimensional array CCD image sensors
- H10F39/1534—Interline transfer
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/15—Charge-coupled device [CCD] image sensors
- H10F39/151—Geometry or disposition of pixel elements, address lines or gate electrodes
- H10F39/1515—Optical shielding
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、固体撮像装置に関し、特に、信号電荷選択ゲ
ートのゲート下の基板表面層内から発生する、局在した
異常暗電流を抑圧した固体撮像装置に関する。
ートのゲート下の基板表面層内から発生する、局在した
異常暗電流を抑圧した固体撮像装置に関する。
第２図は、特開昭６１−２７２９６５号公報に記載され
た従来のオーバーフローゲート付インタライン型ＣＣＤ
固体撮像素子の一例を示す図である。図中、１は埋込型
接合ダイオードなどから成る光電変換素子、すなわちホ
トダイオード、２および１１はホトダイオードｌから垂
直ＣＣＤレジスタ３への信号の流れを制御する選択ゲー
トおよびそのゲート線、４は垂直ＣＣＤレジスタ３から
の信号を出力アンプ５へ転送する水平ＣＣＤレジスタで
ある。
た従来のオーバーフローゲート付インタライン型ＣＣＤ
固体撮像素子の一例を示す図である。図中、１は埋込型
接合ダイオードなどから成る光電変換素子、すなわちホ
トダイオード、２および１１はホトダイオードｌから垂
直ＣＣＤレジスタ３への信号の流れを制御する選択ゲー
トおよびそのゲート線、４は垂直ＣＣＤレジスタ３から
の信号を出力アンプ５へ転送する水平ＣＣＤレジスタで
ある。
通常、垂直ＣＣＤレジスタ３は４相クロツクにより駆動
される。図中、６〜９は垂直ＣＯＤレジスタのクロック
配線である。１０は、ホトダイオード１に過剰にたまっ
た信号電荷をドレイン線１３を介して外部に掃き出す為
のオーバーフローゲートであり、ゲート線１２によって
制御される。
される。図中、６〜９は垂直ＣＯＤレジスタのクロック
配線である。１０は、ホトダイオード１に過剰にたまっ
た信号電荷をドレイン線１３を介して外部に掃き出す為
のオーバーフローゲートであり、ゲート線１２によって
制御される。
第３図は、単位画素部の画素断面図、電子に対するポテ
ンシャル図、および駆動パルスを示したものである。領
域（Ｉ）から領域（Ｖ）は、順に、オーバーフロードレ
イン部、オーバーフローゲート部、ホトダイオード部１
選択ゲート部、そして、垂直ＣＣＤの（Ｖ ＣＣＤ）チ
ャネル部を示している。
ンシャル図、および駆動パルスを示したものである。領
域（Ｉ）から領域（Ｖ）は、順に、オーバーフロードレ
イン部、オーバーフローゲート部、ホトダイオード部１
選択ゲート部、そして、垂直ＣＣＤの（Ｖ ＣＣＤ）チ
ャネル部を示している。
例えば、２０はＰ“拡散層、２１はＮ型Ｓｉ基板、２２
はＰ型ウェル、２３はＰ−二重ウェル、２４゜２５はＮ
型拡散層、２６はＮ十拡散層、２７は第一層の多結晶Ｓ
ｉ、２８は第二層の多結晶Ｓｉ、２９は第三層の多結晶
Ｓｉである。ΦＶ工〜Φｖ４は垂直ＣＣＤの駆動パルス
である。ホトダイオード１が蓄積期間中にあるときは、
選択ゲート２の電圧は低レベルになっており、過剰電荷
Ｑｓはオーバーフローゲート部のポテンシャル（ψ：ψ
０ＦＧ）を乗り越えて、オーバーフロードレインに掃き
だされる。−旦、選択ゲート２が選択され、高レベル電
圧になると、その部分のポテンシャルが下がり、信号電
荷Ｑｓが垂直ＣＣＤ３側に読みだされる。ここで、ψＰ
ＤＯはホトダイオード１の空乏化電圧であり、ホトダイ
オード１のポテンシャルはこれ以下には下がらない。
はＰ型ウェル、２３はＰ−二重ウェル、２４゜２５はＮ
型拡散層、２６はＮ十拡散層、２７は第一層の多結晶Ｓ
ｉ、２８は第二層の多結晶Ｓｉ、２９は第三層の多結晶
Ｓｉである。ΦＶ工〜Φｖ４は垂直ＣＣＤの駆動パルス
である。ホトダイオード１が蓄積期間中にあるときは、
選択ゲート２の電圧は低レベルになっており、過剰電荷
Ｑｓはオーバーフローゲート部のポテンシャル（ψ：ψ
０ＦＧ）を乗り越えて、オーバーフロードレインに掃き
だされる。−旦、選択ゲート２が選択され、高レベル電
圧になると、その部分のポテンシャルが下がり、信号電
荷Ｑｓが垂直ＣＣＤ３側に読みだされる。ここで、ψＰ
ＤＯはホトダイオード１の空乏化電圧であり、ホトダイ
オード１のポテンシャルはこれ以下には下がらない。
ホトダイオード１が蓄積期間中にあるときは２選択ゲー
ト２の電圧は低レベルになっており、ホトダイオードか
らの空乏層３０は基板内部層３１から選択ゲート下の基
板表面層３２まで伸びている。ここで選択ゲート下の基
板表面層上の界面は空乏化しないように１選択ゲートに
低レベル電圧が印加されている。このため、ゲート酸化
膜界面のＧＲセンタによる界面暗電流は抑圧できている
。
ト２の電圧は低レベルになっており、ホトダイオードか
らの空乏層３０は基板内部層３１から選択ゲート下の基
板表面層３２まで伸びている。ここで選択ゲート下の基
板表面層上の界面は空乏化しないように１選択ゲートに
低レベル電圧が印加されている。このため、ゲート酸化
膜界面のＧＲセンタによる界面暗電流は抑圧できている
。
第３図において、界面暗電流は抑圧されたが、ホトダイ
オードには局在した異常暗電流が発生していた。これは
、ＣＣＤ撮像素子では２次元状の白点傷として観測され
るものである。
オードには局在した異常暗電流が発生していた。これは
、ＣＣＤ撮像素子では２次元状の白点傷として観測され
るものである。
一方、ＣＣＤ撮像素子は基板表面を用いるＭＯＳトラン
ジスタの一種であり、製造プロセス中、ゲート加工時の
基板上へのダメージが表面層に加えられる。この時、ホ
トダイオード部は光電変換効率を上げるため、ポリＳｉ
で形成されるゲートは無く、最後までダメージを受けや
すい状態のままで製造される。そのため、基板表面層は
異常暗電流の発生原因となるダメージ（結晶欠陥等）が
基板内部に比べ、大きくなっている。
ジスタの一種であり、製造プロセス中、ゲート加工時の
基板上へのダメージが表面層に加えられる。この時、ホ
トダイオード部は光電変換効率を上げるため、ポリＳｉ
で形成されるゲートは無く、最後までダメージを受けや
すい状態のままで製造される。そのため、基板表面層は
異常暗電流の発生原因となるダメージ（結晶欠陥等）が
基板内部に比べ、大きくなっている。
その結果、基板表面層の結晶欠陥等による、局在した異
常暗電流がホトダイオードからの空乏層に引かれ、２次
元状の白点傷としてｌＩ！測されていた。
常暗電流がホトダイオードからの空乏層に引かれ、２次
元状の白点傷としてｌＩ！測されていた。
従来素子ではこの２次元状の白点傷となる、局在した異
常暗電流については考慮されておらず、課題であった。
常暗電流については考慮されておらず、課題であった。
本発明の目的は局在した異常暗電流と呼ばれる疑信号を
抑圧することにある６ 〔課題を解決するための手段〕 ホトダイオードが信号電荷蓄積状態時、ホトダイオード
からの空乏層と垂直ＣＣＤからの空乏層との間の電位障
壁を選択ゲートのゲート下で基板表面のしきい値で制御
せず、ホトダイオードと選択ゲートとの間の基板内部に
設けたしきい値により制御する事で対策した。
抑圧することにある６ 〔課題を解決するための手段〕 ホトダイオードが信号電荷蓄積状態時、ホトダイオード
からの空乏層と垂直ＣＣＤからの空乏層との間の電位障
壁を選択ゲートのゲート下で基板表面のしきい値で制御
せず、ホトダイオードと選択ゲートとの間の基板内部に
設けたしきい値により制御する事で対策した。
基板表面層で発生する暗電流、特に局在した異常暗電流
を垂直ＣＣＤに読みだすことが可能となり、ホトダイオ
ードに混入することを抑圧できる。
を垂直ＣＣＤに読みだすことが可能となり、ホトダイオ
ードに混入することを抑圧できる。
これにより、高温動作時の２次元状のＦＰＮ （白点ｆ
りを抑圧できる。
りを抑圧できる。
以下、本発明を実施例を用いて説明する。
第１図は本発明の一実施例である。（ａ）図は１画素の
断面図であり、（ｂ）図は信号電荷蓄積時の電位分布で
ある。ホトダイオードのＮ膨拡散層３３は選択ゲート端
２をマスクとして１．高電圧によるイオン打ち込み技術
により、基板内部にのみ形成されている。そのため、ホ
トダイオードからの空乏層は斜線領域３４となり、電位
障壁となる内部バリア３５までとなる。一方、内部バリ
ア３５のため、基板表面層３２の空乏層は垂直ＣＣＤか
らの空乏層とつながり斜線領域３６となる。そのため、
基板表面廖内で発生する局在した異常暗電流Ｑｓは垂直
ＣＣＤに流入し、ホトダイオードには混入しなくなる。
断面図であり、（ｂ）図は信号電荷蓄積時の電位分布で
ある。ホトダイオードのＮ膨拡散層３３は選択ゲート端
２をマスクとして１．高電圧によるイオン打ち込み技術
により、基板内部にのみ形成されている。そのため、ホ
トダイオードからの空乏層は斜線領域３４となり、電位
障壁となる内部バリア３５までとなる。一方、内部バリ
ア３５のため、基板表面層３２の空乏層は垂直ＣＣＤか
らの空乏層とつながり斜線領域３６となる。そのため、
基板表面廖内で発生する局在した異常暗電流Ｑｓは垂直
ＣＣＤに流入し、ホトダイオードには混入しなくなる。
その結果、高温動作時の２次元状のＦＰＮ（白点傷）を
抑圧できる事となる。
抑圧できる事となる。
この時、選択ゲート下の電位は内部バリア３５の電位Φ
Ｂより高くなるように選択ゲートに印加する低レベル電
圧を設定する。なお、選択ゲート下の不純物濃度を調整
して実現する事もできる。
Ｂより高くなるように選択ゲートに印加する低レベル電
圧を設定する。なお、選択ゲート下の不純物濃度を調整
して実現する事もできる。
第４図は第１図の基板内部バリア３５を実現した他の一
実施例である。Ｎ形波散層３７はホトダイオード用と拡
散層と垂直ＣＣＤチャネル用の拡散層を同時に形成して
いる。一端を選択ゲートと自己整合的に形成する、新た
なＰ＋層層数散層３８より、電位障壁３５となる内部バ
リアを形成している。そのため、第１図の実施例と同様
の効果が発揮できる。
実施例である。Ｎ形波散層３７はホトダイオード用と拡
散層と垂直ＣＣＤチャネル用の拡散層を同時に形成して
いる。一端を選択ゲートと自己整合的に形成する、新た
なＰ＋層層数散層３８より、電位障壁３５となる内部バ
リアを形成している。そのため、第１図の実施例と同様
の効果が発揮できる。
第５図は第１図の基板内部バリア３５を実現した他の一
実施例である。Ｎ形波散層３７はホトダイオード用と拡
散層と垂直ＣＯＤチャネル用の拡散層を同時に形成して
いる。Ｐ” ２重ウェル層４２を広くしている。Ｐ＋層
層数散層２０オーバラップさせる事により、内部バリア
３５を形成している。
実施例である。Ｎ形波散層３７はホトダイオード用と拡
散層と垂直ＣＯＤチャネル用の拡散層を同時に形成して
いる。Ｐ” ２重ウェル層４２を広くしている。Ｐ＋層
層数散層２０オーバラップさせる事により、内部バリア
３５を形成している。
第６図は第１の実施例において、横形オーバフローゲー
ト３９を併用した他の実施例である。
ト３９を併用した他の実施例である。
第７図は第１の実施例において画素領域内の、ホトダイ
オード、垂直ＣＣＤ以外の分離領域に素子分離用のフィ
ールドプレート電極４ｏを形成したものであり１分離領
域から発生する暗電流を抑圧したものである。この時、
ホトダイオードの信号電荷は垂直ＣＣＤのゲート電極に
高レベル電圧を印加し、パンチスルー読み出し法により
、垂直ＣＣＤのチャネル内に読みだす。なお、内部バリ
アは垂直ＣＣＤのチャネル電位により制御される事とな
る。
オード、垂直ＣＣＤ以外の分離領域に素子分離用のフィ
ールドプレート電極４ｏを形成したものであり１分離領
域から発生する暗電流を抑圧したものである。この時、
ホトダイオードの信号電荷は垂直ＣＣＤのゲート電極に
高レベル電圧を印加し、パンチスルー読み出し法により
、垂直ＣＣＤのチャネル内に読みだす。なお、内部バリ
アは垂直ＣＣＤのチャネル電位により制御される事とな
る。
第８図は第７図の実施例において、フィールドプレート
電極４ｏをスルーホール４１を介してＰ形つェル層と接
続したものである。信号読み出し時のみパルス電圧を印
加し、Ｐ＋層２０．Ｎ膨拡散層３３の電位を変化させる
事により、ホトダイオードの信号電荷を垂直ＣＣＤのチ
ャネル内にパンチスルーにより、読み出しやすくする事
ができる。
電極４ｏをスルーホール４１を介してＰ形つェル層と接
続したものである。信号読み出し時のみパルス電圧を印
加し、Ｐ＋層２０．Ｎ膨拡散層３３の電位を変化させる
事により、ホトダイオードの信号電荷を垂直ＣＣＤのチ
ャネル内にパンチスルーにより、読み出しやすくする事
ができる。
以上の実施例において、垂直ＣＣＤの転送ゲート２８と
選択ゲート２とを兼用したゲートを用いた構造とした素
子においても、本発明の効果は変わらない事は明らかで
ある。
選択ゲート２とを兼用したゲートを用いた構造とした素
子においても、本発明の効果は変わらない事は明らかで
ある。
本実施例ではＮ型基板上のＰウェル内にホトダイオード
を設けた撮像装置について説明したが。
を設けた撮像装置について説明したが。
Ｐ型基板上にホトダイオードを設けた撮像装置について
も適用できることは明らかである。さらに。
も適用できることは明らかである。さらに。
導電型を全く逆にしても同様である。
本発明によれば、基板表面層で発生する局在した異常暗
電流による疑信号（２次元状の白点傷）を抑圧した撮像
装置が実現できる。
電流による疑信号（２次元状の白点傷）を抑圧した撮像
装置が実現できる。
第１図（ａ）ｊ（ｂ）は本発明の画素構造図及び、ポテ
ンシャル図、第２図はインタライン型ＣＣＤ撮像装置の
構成図である。第３図は画素構造図、ポテンシャル図、
駆動パルス図である。第４図、第５図は本発明の画素構
造図、ポテンシャル図、第６図、第７図、第８図は本発
明の画素構造図である。 １・・・ホトダイオード、２・・・選択ゲート、３・・
・垂直ＣＣＤレジスタ、２７・・・オーバフローゲート
、２６・・・オーバーフロードレイン、２５・・・Ｎ形
拡散妬 ３ 釦 ｌ久） ＶｏＦｒｌｒＪオー八′−７ｐ−へ−卜！ル第 ４ 口 （久） （久） ′＄ｂｌ￥ｌ ｉ ｑ め 第 ８ 圓
ンシャル図、第２図はインタライン型ＣＣＤ撮像装置の
構成図である。第３図は画素構造図、ポテンシャル図、
駆動パルス図である。第４図、第５図は本発明の画素構
造図、ポテンシャル図、第６図、第７図、第８図は本発
明の画素構造図である。 １・・・ホトダイオード、２・・・選択ゲート、３・・
・垂直ＣＣＤレジスタ、２７・・・オーバフローゲート
、２６・・・オーバーフロードレイン、２５・・・Ｎ形
拡散妬 ３ 釦 ｌ久） ＶｏＦｒｌｒＪオー八′−７ｐ−へ−卜！ル第 ４ 口 （久） （久） ′＄ｂｌ￥ｌ ｉ ｑ め 第 ８ 圓
Claims (1)
- 【特許請求の範囲】 １、半導体基体上に二次元状に配列された光電変換素子
と、この光電変換素子に蓄積された電荷を一括して、一
旦読みだすための選択ゲートと電荷を外部に転送する読
み出し手段とを有する固体撮像装置において、上記光電
変換素子は基体内に埋め込まれた、埋込型ホトダイオー
ドであり、該ホトダイオードが信号電荷蓄積状態時、該
ホトダイオードと該読み出し手段とを分離するための電
位障壁を該選択ゲートのゲート下で上記半導体基体表面
の第１のしきい値で制御せず、該ホトダイオードと該選
択ゲートとの間の上記半導体基体内部に設けた第２のし
きい値により制御することを特徴とする固体撮像装置。 ２、特許請求の範囲第１項記載の固体撮像装置において
、上記第２のしきい値により制御する電位障壁は上記選
択ゲートのゲート端を基準とする自己整合法により、上
記ホトダイオードとは逆導電型の不純物層を形成するこ
とにより発生させることを特徴とする固体撮像装置。 ３、特許請求の範囲第１項記載の固体撮像装置において
、上記第２のしきい値により制御する電位障壁は上記選
択ゲートのゲート端を基準とする自己整合法により、上
記ホトダイオードとなる不純物層を高エネルギーイオン
打ち込み法により、基体内部にのみ形成することにより
設けられることを特徴とする固体撮像装置。 ４、特許請求の範囲第１項記載の固体撮像装置において
、上記埋込型ホトダイオードは信号電荷読み出し時に空
乏化する、完全空乏化型ホトダイオードとすることを特
徴とする固体撮像装置。 ５、特許請求の範囲第１項記載の固体撮像装置において
、上記光電変換素子からの過剰電荷を掃き出し、上記光
電変換素子の電圧をクランプするためのオーバフローゲ
ートおよびオーバフロードレインとを有し、該オーバフ
ローゲートの一部は素子分離用のフィールドプレートを
兼用することを特徴とする固体撮像装置。 ６、特許請求の範囲第１項記載の固体撮像装置において
、上記光電変換素子間、及び上記読み出し手段を設けた
領域間の素子分離領域は、該素子分離領域の基体表面に
設けたフィールドプレート電極により制御することを特
徴とする固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2313989A JPH04186772A (ja) | 1990-11-21 | 1990-11-21 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2313989A JPH04186772A (ja) | 1990-11-21 | 1990-11-21 | 固体撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04186772A true JPH04186772A (ja) | 1992-07-03 |
Family
ID=18047887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2313989A Pending JPH04186772A (ja) | 1990-11-21 | 1990-11-21 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04186772A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001004968A3 (en) * | 1999-07-14 | 2001-10-11 | Sarnoff Corp | Cmos/ccd line transfer imager with low dark current |
-
1990
- 1990-11-21 JP JP2313989A patent/JPH04186772A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001004968A3 (en) * | 1999-07-14 | 2001-10-11 | Sarnoff Corp | Cmos/ccd line transfer imager with low dark current |
| US6433326B1 (en) | 1999-07-14 | 2002-08-13 | Sarnoff Corporation | CMOS/CCD line transfer imager with low dark current |
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