JPH0418681A - 画像縮小・拡大パターン生成回路 - Google Patents
画像縮小・拡大パターン生成回路Info
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- JPH0418681A JPH0418681A JP2122135A JP12213590A JPH0418681A JP H0418681 A JPH0418681 A JP H0418681A JP 2122135 A JP2122135 A JP 2122135A JP 12213590 A JP12213590 A JP 12213590A JP H0418681 A JPH0418681 A JP H0418681A
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- reduction
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- 230000004044 response Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 238000011946 reduction process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は画像縮小・拡大パターン生成回路に関し、特に
画像情報を「０」と「１」との２値で量子化した画像信
号を取り扱う画像編集装置や電子ファイリング装置にお
いて、２つの整数ｍ、Ｎ（１≦ｍ＜Ｎ）の比で表される
率をもって縮小や拡大の処理を行う場合の縮小・拡大画
素指示ビット列を発生する画像縮小・拡大パターン生成
回路に関する。
画像情報を「０」と「１」との２値で量子化した画像信
号を取り扱う画像編集装置や電子ファイリング装置にお
いて、２つの整数ｍ、Ｎ（１≦ｍ＜Ｎ）の比で表される
率をもって縮小や拡大の処理を行う場合の縮小・拡大画
素指示ビット列を発生する画像縮小・拡大パターン生成
回路に関する。
従来、画像情報を、２つの整？Ａ、 ｍおよびＮ（１≦
ｍ ＜ Ｎ ）の比によ−って表わされる所望倍率で縮
小（ｍ ／ Ｎ ）・拡大（Ｎ ／ ｍ ）処理する際
に、縮小処理時には、画像情報中のどの画素を削除し、
どの画素を残すか、また拡大処理時には、どの画素を拡
大し、どの画素をそのまま残しておくかを、各々「０」
とｒｌＪとに対応させた２値データのパターンを参照し
て実行しており、この倍率に応じたパターンは、 （１）処理の際ソフトウェアで生成する（ソフトウェア
で、画素単位の縮小・拡大処理を行う）。
ｍ ＜ Ｎ ）の比によ−って表わされる所望倍率で縮
小（ｍ ／ Ｎ ）・拡大（Ｎ ／ ｍ ）処理する際
に、縮小処理時には、画像情報中のどの画素を削除し、
どの画素を残すか、また拡大処理時には、どの画素を拡
大し、どの画素をそのまま残しておくかを、各々「０」
とｒｌＪとに対応させた２値データのパターンを参照し
て実行しており、この倍率に応じたパターンは、 （１）処理の際ソフトウェアで生成する（ソフトウェア
で、画素単位の縮小・拡大処理を行う）。
（２）倍率に応じたパターンを予めメモリに蓄積してお
く。
く。
のいずれかの方法で得ている。
この場合のパターンはＮビット周期で繰り返し使用され
るが、各Ｎビット中で上述のように画素保存を指示する
「１」の位置を決定するアルゴリズムは、Ｎビット中の
第Ｘビット目に出てくる「１」の位置をＡｘとしたとき
、次式（１）で表わされる。
るが、各Ｎビット中で上述のように画素保存を指示する
「１」の位置を決定するアルゴリズムは、Ｎビット中の
第Ｘビット目に出てくる「１」の位置をＡｘとしたとき
、次式（１）で表わされる。
（１） Ａｘ＝ＩＮＴ［ｍ／ＮＸ（ｘ−１）］＋１（
ｘ＝１．２−１Ａｘ≦Ｎ） ただし、ＩＮＴ［Ｒ］は実数Ｒの整数部分を表わす。
ｘ＝１．２−１Ａｘ≦Ｎ） ただし、ＩＮＴ［Ｒ］は実数Ｒの整数部分を表わす。
上述したような従来の画像縮小・拡大パターン生成方法
では、 （１） ソフトウェアで生成する場合は、所要処理時
間が長くなる。
では、 （１） ソフトウェアで生成する場合は、所要処理時
間が長くなる。
（２）メモリに蓄積する場合は、所要ハードウェア量が
大きくなる。という問題点がある。
大きくなる。という問題点がある。
本発明の回路は、第１の整数Ｎよりも小さい整数ｍの整
数倍の第２の整数Ｍを示すデータを第１の入力端に与え
られて第２の入力端に与えられるデータに加算していく
加算器と、該加算器の加算結果から前記第１の整数Ｎと
整数倍を減算する減算器と、該減算器の減算結果の大き
さを弁別して画素を削除または拡張するかそのまま残す
かを指示するデータパターンを発生する比較器と、該デ
ータパターンに応答して前記加算器および前記減算器の
一方の演算結果を選択して前記加算器の前記第２の入力
端に与えるセレクタとを、それぞれ１つ以上ずつ備えて
いる。
数倍の第２の整数Ｍを示すデータを第１の入力端に与え
られて第２の入力端に与えられるデータに加算していく
加算器と、該加算器の加算結果から前記第１の整数Ｎと
整数倍を減算する減算器と、該減算器の減算結果の大き
さを弁別して画素を削除または拡張するかそのまま残す
かを指示するデータパターンを発生する比較器と、該デ
ータパターンに応答して前記加算器および前記減算器の
一方の演算結果を選択して前記加算器の前記第２の入力
端に与えるセレクタとを、それぞれ１つ以上ずつ備えて
いる。
第１図は、本発明の一実施例を示すブロック図である。
この動作を説明する前に、本実施例での画像縮小・拡大
パターン生成の原理について述べる。
パターン生成の原理について述べる。
２つの整数ｍ、Ｎ（１≦ｍ ＜ Ｎ ）の比ｍ ／ Ｎ
で表される率の画像縮小や、比Ｎ ／ ｍで表される率
の拡大の処理を行う場合、縮小処理時に画素を削除する
か残すかを、また、拡大処理時に画素を拡大するかその
まま残すかを、各々「０」と「１」に対応させた２値デ
ータのパターンを参照して原画の画素に対する処理を行
う方式において、そのパターン（画像縮小・拡大タター
ン）は、式（１）によって決定される。この式（１）は
、Ｎビットのパターンをｍ等分し、その各々の領域の中
で先頭にあるビットを「１」に設定すれば良いことを示
している。また逆に、式（１）によって生成されたビ、
ット列（パターン）において、Ｘビ゛ット目が「１」で
ある条件は、 （２） ＩＮＴ［ｍＸｘ／Ｎ］− ＩＮＴ［ｍＸ（ｘ−１）／Ｎ］＝１ （ｍ＜Ｎ）とな
る。
で表される率の画像縮小や、比Ｎ ／ ｍで表される率
の拡大の処理を行う場合、縮小処理時に画素を削除する
か残すかを、また、拡大処理時に画素を拡大するかその
まま残すかを、各々「０」と「１」に対応させた２値デ
ータのパターンを参照して原画の画素に対する処理を行
う方式において、そのパターン（画像縮小・拡大タター
ン）は、式（１）によって決定される。この式（１）は
、Ｎビットのパターンをｍ等分し、その各々の領域の中
で先頭にあるビットを「１」に設定すれば良いことを示
している。また逆に、式（１）によって生成されたビ、
ット列（パターン）において、Ｘビ゛ット目が「１」で
ある条件は、 （２） ＩＮＴ［ｍＸｘ／Ｎ］− ＩＮＴ［ｍＸ（ｘ−１）／Ｎ］＝１ （ｍ＜Ｎ）とな
る。
ここでｍＸ（ｘ−１）＝ｍｘとすると、式（２）は、（
３） ＩＮＴ［（ｍｘ十ｍ）／Ｎ］−ＩＮＴ［ｍｘ／
Ｎ］＝１となり、更にｍｘをＮで割った商をＱｘ、余り
をＲｘとすると、 ｍｘ＝ＮＸＱｘ十Ｒｘ と表され、式（３）は、 ＩＮＴ［ＣＲｘ十ｍ）／Ｎ］＝１ となり、 （４）Ｎ≦Ｒｘ十ｍ（＜２Ｎ） を得る。
３） ＩＮＴ［（ｍｘ十ｍ）／Ｎ］−ＩＮＴ［ｍｘ／
Ｎ］＝１となり、更にｍｘをＮで割った商をＱｘ、余り
をＲｘとすると、 ｍｘ＝ＮＸＱｘ十Ｒｘ と表され、式（３）は、 ＩＮＴ［ＣＲｘ十ｍ）／Ｎ］＝１ となり、 （４）Ｎ≦Ｒｘ十ｍ（＜２Ｎ） を得る。
即ち、Ｒｘの初期値ＲＯをｍとし、
（５）Ｒｘ＋１＝Ｒｘ＋ｍ
（６） Ｒｘ ＋ １≧Ｎの時
’ Ｒｘ＋１＝Ｒｘ＋１−Ｎ （パターン：ｒｌＪ
）（７）Ｒｘ＋１＜Ｎの時 ： Ｒｘ＋１＝Ｒｘ＋１ （パターン：「０」
）に従って順次Ｒｘの算出、パターンの決定を行うこと
により、Ｎビットから成る画像縮小・拡大パターンの生
成が行われる。
）（７）Ｒｘ＋１＜Ｎの時 ： Ｒｘ＋１＝Ｒｘ＋１ （パターン：「０」
）に従って順次Ｒｘの算出、パターンの決定を行うこと
により、Ｎビットから成る画像縮小・拡大パターンの生
成が行われる。
第１図の回路は、式（５）〜（７）を実行するための構
成である。倍率設定レジスタ１，２は各々上述した説明
で、ｍ、Ｈに相当する値を設定するためのレジスタであ
る。すなわち、レジスタ１，２には、動作開始前にパラ
メータとして、ｍ、Ｎが設定される。加算器３は式（５
）を実行する部分であり、動作開始時にはセレクタ６か
ら「０」を与えておく。
成である。倍率設定レジスタ１，２は各々上述した説明
で、ｍ、Ｈに相当する値を設定するためのレジスタであ
る。すなわち、レジスタ１，２には、動作開始前にパラ
メータとして、ｍ、Ｎが設定される。加算器３は式（５
）を実行する部分であり、動作開始時にはセレクタ６か
ら「０」を与えておく。
減算器４ば、加算器３の加算結果からＮを引く、即ち式
（６）に相当する演算を行う。また比較器５は、式（６
）、 （７）に示した条件判断を行い、その結果をパタ
ーンとして、外部（画像縮小・拡大部等）に出力すると
ともに、セレクタ６ヘセレクト信号として出力する。セ
レクタ６は、加算器および減算器４の面出力信号のいず
れか一方を比較器５からのパターンに応じて選択し、出
力する。これは、式（６）、 （７）の条件別の処理に
相当する。データラッチ７は、タイミング生成部８によ
って指示されたタイミングに従って、セレクタ６の出力
信号、即ちＲｘ＋１を格納し、加算器３に対して次のビ
ット生成のためのＲｘとして出力する。
（６）に相当する演算を行う。また比較器５は、式（６
）、 （７）に示した条件判断を行い、その結果をパタ
ーンとして、外部（画像縮小・拡大部等）に出力すると
ともに、セレクタ６ヘセレクト信号として出力する。セ
レクタ６は、加算器および減算器４の面出力信号のいず
れか一方を比較器５からのパターンに応じて選択し、出
力する。これは、式（６）、 （７）の条件別の処理に
相当する。データラッチ７は、タイミング生成部８によ
って指示されたタイミングに従って、セレクタ６の出力
信号、即ちＲｘ＋１を格納し、加算器３に対して次のビ
ット生成のためのＲｘとして出力する。
以上説明した動作・を繰り返すことにより、本実施例の
回路は、２つの整数ｍ、Ｎ（（１≦ｍ ＜ Ｎ ）によ
ってｍ ／Ｎと表される任意率の縮小や、Ｎ ／ ｍと
表される任意率の拡大処理を行う場合に、ｍ。
回路は、２つの整数ｍ、Ｎ（（１≦ｍ ＜ Ｎ ）によ
ってｍ ／Ｎと表される任意率の縮小や、Ｎ ／ ｍと
表される任意率の拡大処理を行う場合に、ｍ。
Ｍの値に応じて、縮小処理時には画素を削減するか残す
かを、また拡大処理時には画素を拡大するかそのまま残
すかを、各々「０」と「１」に対応させたパターンを、
タイミング生成部８によって決定される転送速度で、順
次シリアルに出力する。
かを、また拡大処理時には画素を拡大するかそのまま残
すかを、各々「０」と「１」に対応させたパターンを、
タイミング生成部８によって決定される転送速度で、順
次シリアルに出力する。
第２図は本発明の第２の実施例のブロック図であり、第
１図に示す回路を演算器９〜１２にそれぞれ使用して、
４ビツトパラレルにパターンを生成する回路構成例を示
す。
１図に示す回路を演算器９〜１２にそれぞれ使用して、
４ビツトパラレルにパターンを生成する回路構成例を示
す。
まず本実施例の動作原理を説明する。４ビツトパラレル
処理するために、式（５）を変形、すなわち式（５）の
ｍを４ｍに置換えて、 （８）Ｒｘ＋４＝Ｒｘ＋４ｍ （９）Ｒｘ＋４＜Ｎの時 ： Ｒｘ＋４＝ Ｒｘ＋４０
０）Ｎ≦Ｒｘ＋４＜２Ｎの時 ： Ｒｘ＋４＝Ｒｘ＋４−Ｎ Ｑｌ）２Ｎ≦Ｒｘ＋４＜３Ｎの時 ： Ｒｘ＋４＝ Ｒｘ＋４−２ Ｎ Ｏり ３Ｎ≦Ｒｘ＋４ （＜ ４ Ｎ）の時： Ｒｘ＋
４＝ Ｒｘ＋４−３ Ｎ を得る。
処理するために、式（５）を変形、すなわち式（５）の
ｍを４ｍに置換えて、 （８）Ｒｘ＋４＝Ｒｘ＋４ｍ （９）Ｒｘ＋４＜Ｎの時 ： Ｒｘ＋４＝ Ｒｘ＋４０
０）Ｎ≦Ｒｘ＋４＜２Ｎの時 ： Ｒｘ＋４＝Ｒｘ＋４−Ｎ Ｑｌ）２Ｎ≦Ｒｘ＋４＜３Ｎの時 ： Ｒｘ＋４＝ Ｒｘ＋４−２ Ｎ Ｏり ３Ｎ≦Ｒｘ＋４ （＜ ４ Ｎ）の時： Ｒｘ＋
４＝ Ｒｘ＋４−３ Ｎ を得る。
また式（５）〜（７）より、式（６）を満たす場合、即
ちビットが「１」の時には、 （１３）Ｒｘ＋１−Ｒｘ＝ｍ−Ｎ＜Ｏ（Ｒｘ＋１＜Ｒｘ
）となり、式（７）を満たす場合、即ちビット「０」の
時には、 （１４）Ｒｘ＋１−Ｒｘ＝ｍ＞０ （Ｒｘ＋１
＞Ｒｘ）となる。
ちビットが「１」の時には、 （１３）Ｒｘ＋１−Ｒｘ＝ｍ−Ｎ＜Ｏ（Ｒｘ＋１＜Ｒｘ
）となり、式（７）を満たす場合、即ちビット「０」の
時には、 （１４）Ｒｘ＋１−Ｒｘ＝ｍ＞０ （Ｒｘ＋１
＞Ｒｘ）となる。
第２図において、
共演算器９〜１２はそれぞれ、第１図で示した回路構成
を具備している。制御部１８は処理開始の前に、４つの
演算器９〜１２に対して、Ｎの値とＲｘの初期値とを与
える。各初期値は、演算器９ ：ＲＯ＝ｍ 演算器１０：Ｒ１＝２ｍ 演算器１１：Ｒ２＝３ｍ 演算器１２：Ｒ３＝４ｍ である。処理開始すると、第１図で説明した動作により
、演算器９は、 ＲＯＲ４Ｒ８・・・Ｒ２Ｈ 演算器１０は、 ＲＩＲ５Ｒ９・・・Ｒ４Ｎ＋１ 演算器１１は、 Ｒ２Ｒ６Ｒ１０・・・’Ｒ４Ｎ＋２ 演算器１２は、 Ｒ３Ｒ７Ｒ１１・・・Ｒ４Ｎ＋３ をそれぞれ順次、演算出力として生成していく。
を具備している。制御部１８は処理開始の前に、４つの
演算器９〜１２に対して、Ｎの値とＲｘの初期値とを与
える。各初期値は、演算器９ ：ＲＯ＝ｍ 演算器１０：Ｒ１＝２ｍ 演算器１１：Ｒ２＝３ｍ 演算器１２：Ｒ３＝４ｍ である。処理開始すると、第１図で説明した動作により
、演算器９は、 ＲＯＲ４Ｒ８・・・Ｒ２Ｈ 演算器１０は、 ＲＩＲ５Ｒ９・・・Ｒ４Ｎ＋１ 演算器１１は、 Ｒ２Ｒ６Ｒ１０・・・’Ｒ４Ｎ＋２ 演算器１２は、 Ｒ３Ｒ７Ｒ１１・・・Ｒ４Ｎ＋３ をそれぞれ順次、演算出力として生成していく。
これらＲｘ 、 Ｒｘ＋１の値は、第２図に示したよう
に、比較器１３〜１６に入力される。比較器１３〜１６
は、式（１３）、（１４）に示した条件判断を行い、そ
の結果に従って「１」か「０」のパターンを発生する。
に、比較器１３〜１６に入力される。比較器１３〜１６
は、式（１３）、（１４）に示した条件判断を行い、そ
の結果に従って「１」か「０」のパターンを発生する。
データラッチ１７には、演算器１２から出力されるＲ４
Ｎ＋３の値を格納しておく。これは、次のパターン発生
時に、比較器１３の入力として必要になるからである。
Ｎ＋３の値を格納しておく。これは、次のパターン発生
時に、比較器１３の入力として必要になるからである。
尚、データラッチ１７には、処理開始時の初期値として
「０」が設定されている。
「０」が設定されている。
以上説明したように本発明によれば、画像縮小・拡大用
の画素指示用のパターンを小規模な演算回路によって生
成でき、該パターンをソフトウエアによって生成する従
来の方法に比べると、処理の高速化が図れ、また予め生
成したパターンをメモリに格納する従来方式に比べると
、パターン用メモリが不要になりハードウェアの小型化
を実現できる。
の画素指示用のパターンを小規模な演算回路によって生
成でき、該パターンをソフトウエアによって生成する従
来の方法に比べると、処理の高速化が図れ、また予め生
成したパターンをメモリに格納する従来方式に比べると
、パターン用メモリが不要になりハードウェアの小型化
を実現できる。
第１図および第２図は、本発明の一実施例のブロック図
である。 １．２・・・・・・倍率設定レジスタ、３・・・・・加
算器、４・・・・・・減算器、５，１３．〜１６・・・
・・比較器、６・・・・・セレクタ、７．１７・・・・
・データラッチ、８・・・・・・タイミング生成部、９
〜１２・・・・・・演算器、１８・・・・・・制御部。 代理人 弁理士 内 原 晋
である。 １．２・・・・・・倍率設定レジスタ、３・・・・・加
算器、４・・・・・・減算器、５，１３．〜１６・・・
・・比較器、６・・・・・セレクタ、７．１７・・・・
・データラッチ、８・・・・・・タイミング生成部、９
〜１２・・・・・・演算器、１８・・・・・・制御部。 代理人 弁理士 内 原 晋
Claims (1)
- 第１の整数Ｎよりも小さい整数ｍの整数倍の第２の整数
Ｍを示すデータを第１の入力端に与えられて第２の入力
端に与えられるデータに加算していく加算器と、該加算
器の加算結果から前記第１の整数Ｎの整数倍を減算する
減算器と、該減算器の減算結果の大きさを弁別して画素
を削除または拡張するかそのまま残すかを指示するデー
タパターンを発生する比較器と、該データパターンに応
答して前記加算器および前記減算器の一方の演算結果を
選択して前記加算器の前記第２の入力端に与えるセレク
タとを、それぞれ１つ以上ずつ備えている画像縮小／拡
大パターン生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2122135A JPH0418681A (ja) | 1990-05-11 | 1990-05-11 | 画像縮小・拡大パターン生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2122135A JPH0418681A (ja) | 1990-05-11 | 1990-05-11 | 画像縮小・拡大パターン生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0418681A true JPH0418681A (ja) | 1992-01-22 |
Family
ID=14828485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2122135A Pending JPH0418681A (ja) | 1990-05-11 | 1990-05-11 | 画像縮小・拡大パターン生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0418681A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08314420A (ja) * | 1995-05-04 | 1996-11-29 | Winbond Electron Corp | コンピュータグラフィック出力にオーバーレイされたスケールされたビデオ出力発生装置 |
| US6531950B1 (en) | 2000-06-28 | 2003-03-11 | Tyco Electronics Corporation | Electrical devices containing conductive polymers |
| US6593843B1 (en) | 2000-06-28 | 2003-07-15 | Tyco Electronics Corporation | Electrical devices containing conductive polymers |
-
1990
- 1990-05-11 JP JP2122135A patent/JPH0418681A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08314420A (ja) * | 1995-05-04 | 1996-11-29 | Winbond Electron Corp | コンピュータグラフィック出力にオーバーレイされたスケールされたビデオ出力発生装置 |
| US6531950B1 (en) | 2000-06-28 | 2003-03-11 | Tyco Electronics Corporation | Electrical devices containing conductive polymers |
| US6593843B1 (en) | 2000-06-28 | 2003-07-15 | Tyco Electronics Corporation | Electrical devices containing conductive polymers |
| US6987440B2 (en) | 2000-06-28 | 2006-01-17 | Tyco Electronics Corporation | Electrical devices containing conductive polymers |
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